JPH0220115A - パルス形信号を発生する回路 - Google Patents
パルス形信号を発生する回路Info
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- JPH0220115A JPH0220115A JP1117635A JP11763589A JPH0220115A JP H0220115 A JPH0220115 A JP H0220115A JP 1117635 A JP1117635 A JP 1117635A JP 11763589 A JP11763589 A JP 11763589A JP H0220115 A JPH0220115 A JP H0220115A
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- 230000007423 decrease Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/37—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of gas-filled tubes, e.g. astable trigger circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は回路の２つの電源端子上の電源電圧に所定の変
動がある場合に回路の回路端子の出力端子上にパルス形
信号を発生する回路に関連し、この回路は 第１電源端子と第１接合点との間に配設されたその主電
流通路を有する第１の導電タイプの第１トランジスタ、 一第１電源端子と第２接合点との間に配設されたその主
電流通路を有する第１の導電タイプの第２トランジスタ
、 第２電源端子と第１接合点との間に配設されたその主電
流通路を有する第２の導電タイプの第１トランジスタ、 第２電源端子と第２接合点との間に配設されたその主電
流通路を有する第２の導電タイプの第２トランジスタ、 を具え、 出力端子が第２接合点に接続され、 第１の導電タイプの第１および第２トランジスタのゲー
ト端子がお互いに接続されかつ第１接合点に接続され、
かつ第２の導電タイプの第２トランジスタのゲート端子
が第１電源端子に接続されているもの、 を具えている。
動がある場合に回路の回路端子の出力端子上にパルス形
信号を発生する回路に関連し、この回路は 第１電源端子と第１接合点との間に配設されたその主電
流通路を有する第１の導電タイプの第１トランジスタ、 一第１電源端子と第２接合点との間に配設されたその主
電流通路を有する第１の導電タイプの第２トランジスタ
、 第２電源端子と第１接合点との間に配設されたその主電
流通路を有する第２の導電タイプの第１トランジスタ、 第２電源端子と第２接合点との間に配設されたその主電
流通路を有する第２の導電タイプの第２トランジスタ、 を具え、 出力端子が第２接合点に接続され、 第１の導電タイプの第１および第２トランジスタのゲー
ト端子がお互いに接続されかつ第１接合点に接続され、
かつ第２の導電タイプの第２トランジスタのゲート端子
が第１電源端子に接続されているもの、 を具えている。
（背景技術）
電子的双安定回路において、特にＭＯＳ技術による回路
において、電源電圧の一時的減少は双安定装置を中間状
態にし、従って情報の損失となろう。
において、電源電圧の一時的減少は双安定装置を中間状
態にし、従って情報の損失となろう。
公称電源電圧（例えば５Ｖ）により、そして使用された
技術により、双安定回路の情報内容はもし電源電圧が特
定の限界値（例えば３．２Ｖ）以下に減少するならもは
や保証されないであろう。もしこの減少が電源電圧の故
意のターンオフにより生じるなら、大抵の電子デバイス
は電源電圧が引き続いてターンオンされる場合にすべて
の双安定回路を所定の初期状態にリセットするためにパ
ワーオンパルスを発生しよう。
技術により、双安定回路の情報内容はもし電源電圧が特
定の限界値（例えば３．２Ｖ）以下に減少するならもは
や保証されないであろう。もしこの減少が電源電圧の故
意のターンオフにより生じるなら、大抵の電子デバイス
は電源電圧が引き続いてターンオンされる場合にすべて
の双安定回路を所定の初期状態にリセットするためにパ
ワーオンパルスを発生しよう。
しかし、上記の限界値以下の電源電圧の故意でない一時
的減少がある場合に双安定回路の情報は不確定な態様で
変化しよう。もし引き続いて電源電圧が公称値に回復し
ても、瞬間的に蓄積された情報は信幀性が無く、それが
種々の望ましくない効果を導く状態が生じる。従ってそ
のような状態において、リセット信号を発生することが
望ましくなろう。
的減少がある場合に双安定回路の情報は不確定な態様で
変化しよう。もし引き続いて電源電圧が公称値に回復し
ても、瞬間的に蓄積された情報は信幀性が無く、それが
種々の望ましくない効果を導く状態が生じる。従ってそ
のような状態において、リセット信号を発生することが
望ましくなろう。
冒頭の記事に記載された回路は米国特許第４，６９７゜
０９７号から既知である。第２の導電タイプの第１トラ
ンジスタは電源端子間にキャパシタと直列に配設されて
いる入力トランジスタを有する電流ミラー回路の出力ト
ランジスタを形成する。電源電圧がスイッチオンされる
場合、キャパシタの充電電流はこの電流ミラー回路を介
しかつ第１の導電タイプの第１および第２トランジスタ
によって形成された乗算電流ミラー回路（ｍｕｌｔｉｐ
ｌｙｉｎｇ ｃｕｒｒｅｎｔｍｉｒｒｏｒ ｃｉｒｃｕ
ｉυを介して第１の導電タイプの第２トランジスタのド
レインに再生される。最初この電流は第２の導電タイプ
の第２トランジスタのドレイン電流より大きいから、出
力ノードにおける電圧は低い値であると仮定されよう。
０９７号から既知である。第２の導電タイプの第１トラ
ンジスタは電源端子間にキャパシタと直列に配設されて
いる入力トランジスタを有する電流ミラー回路の出力ト
ランジスタを形成する。電源電圧がスイッチオンされる
場合、キャパシタの充電電流はこの電流ミラー回路を介
しかつ第１の導電タイプの第１および第２トランジスタ
によって形成された乗算電流ミラー回路（ｍｕｌｔｉｐ
ｌｙｉｎｇ ｃｕｒｒｅｎｔｍｉｒｒｏｒ ｃｉｒｃｕ
ｉυを介して第１の導電タイプの第２トランジスタのド
レインに再生される。最初この電流は第２の導電タイプ
の第２トランジスタのドレイン電流より大きいから、出
力ノードにおける電圧は低い値であると仮定されよう。
電源電圧がその公称値に達する場合、キャパシタの充電
電流は雰に減少しよう。第２の導電タイプの第２トラン
ジスタのトレイン電流は第１の導電タイプの第２トラン
ジスタのそれより大きくなり、その結果として出力ノー
ドにおける電圧は低い値から高い値にスイッチされ、従
ってリセット信号が発生される。しかし、この既知の回
路の欠点は、電源電圧に一時的減少が起こる場合にキャ
パシタの存在のためにリセット信号が発生されないと言
うことである。
電流は雰に減少しよう。第２の導電タイプの第２トラン
ジスタのトレイン電流は第１の導電タイプの第２トラン
ジスタのそれより大きくなり、その結果として出力ノー
ドにおける電圧は低い値から高い値にスイッチされ、従
ってリセット信号が発生される。しかし、この既知の回
路の欠点は、電源電圧に一時的減少が起こる場合にキャ
パシタの存在のためにリセット信号が発生されないと言
うことである。
（発明の開示）
従って本発明の目的はもし電源電圧が短時間上記の限界
値より減少し、それ以下では蓄積された情報がもはや信
頼性が無い場合にパルス形信号が発生される回路を与え
ることである。
値より減少し、それ以下では蓄積された情報がもはや信
頼性が無い場合にパルス形信号が発生される回路を与え
ることである。
本発明によると、この目的は
第２の導電タイプの第１トランジスタのゲート端子が第
１接合点に接続されており、かつ動作において、所定の
制限値以上の電源電圧の場合に出力端子上の電圧が第１
電源端子上の電圧に近似し、かつ所定の制限値以下の電
源電圧の場合に出力端子上の電圧が第２電源端子上の電
圧に近似すること、 により達成されている。
１接合点に接続されており、かつ動作において、所定の
制限値以上の電源電圧の場合に出力端子上の電圧が第１
電源端子上の電圧に近似し、かつ所定の制限値以下の電
源電圧の場合に出力端子上の電圧が第２電源端子上の電
圧に近似すること、 により達成されている。
電源電圧が比較的低い値から上昇する場合、第２の導電
タイプの第２トランジスタは最初ターンオンし、その後
これからいくらかの時間がたつと、第１および第２の導
電タイプの第１トランジスタはターンオンされよう。第
２導電タイプの第２トランジスタは瞬時電源電圧（ｉｎ
ｓｔａｎｔａｎｅｏｕｓ ｓｕｐｐｌｙｖｏｌｔａｇｅ
）に向かって出力を一時的に引っ張り（ｐｕｌｌ）、そ
れにより出力パルスを発生する。さらに、電源電圧が所
定の値以下に一時的に減少する場合、第２の導電タイプ
の第２トランジスタは電源電圧に向かって出力ノードの
電圧を引っ張り、その結果としてリセット信号を発生す
る。
タイプの第２トランジスタは最初ターンオンし、その後
これからいくらかの時間がたつと、第１および第２の導
電タイプの第１トランジスタはターンオンされよう。第
２導電タイプの第２トランジスタは瞬時電源電圧（ｉｎ
ｓｔａｎｔａｎｅｏｕｓ ｓｕｐｐｌｙｖｏｌｔａｇｅ
）に向かって出力を一時的に引っ張り（ｐｕｌｌ）、そ
れにより出力パルスを発生する。さらに、電源電圧が所
定の値以下に一時的に減少する場合、第２の導電タイプ
の第２トランジスタは電源電圧に向かって出力ノードの
電圧を引っ張り、その結果としてリセット信号を発生す
る。
公称電源電圧までの上昇が非常に急速に進行する状態で
は、第２の導電タイプの第２トランジスタが出力で電圧
を変化することができず、従って電圧パルスが発生され
ないことが起ころう。その場合、容量性素子を第１接合
点と第１電源端子との間に配設することが好ましい。
は、第２の導電タイプの第２トランジスタが出力で電圧
を変化することができず、従って電圧パルスが発生され
ないことが起ころう。その場合、容量性素子を第１接合
点と第１電源端子との間に配設することが好ましい。
添付図面を参照し、実例によって本発明を説明する。
（実施例）
第１図は本発明による回路の第１の実施例を示している
。この回路は４個のトランジスタ、すなわちＰ’ＭＯ５
ｌ−ランジフタＰＭＩ とＰＨ１およびＮＭＯＳ ｌ−
ランジフタＮＭＩ とＮＨ３を具えている。トランジス
タＮＭＩ とＮＨ３の主電流通路は電源端子ＶＳＳと第
１接合点に１および第２接合点に２それぞれとの間に配
設されている。トランジスタＰ旧とＰＨ１の主電流通路
は他の電源端子ｖ０と第１接合点に１および第２接合点
に２それぞれとの間に配設されている。トランジスタＮ
ＭＩ とＮＨ３のゲート端子は相互に接続され、かつ第
１接合点に１にも接続されているから、２つのトランジ
スタＮＭＩ とＮＨ３は電流ミラー回路を構成している
。ＰＭＩのゲート端子は接合点に１に接続され、ＰＨ１
のゲート端子は電源電圧端子ＶＳＳに接続されている。
。この回路は４個のトランジスタ、すなわちＰ’ＭＯ５
ｌ−ランジフタＰＭＩ とＰＨ１およびＮＭＯＳ ｌ−
ランジフタＮＭＩ とＮＨ３を具えている。トランジス
タＮＭＩ とＮＨ３の主電流通路は電源端子ＶＳＳと第
１接合点に１および第２接合点に２それぞれとの間に配
設されている。トランジスタＰ旧とＰＨ１の主電流通路
は他の電源端子ｖ０と第１接合点に１および第２接合点
に２それぞれとの間に配設されている。トランジスタＮ
ＭＩ とＮＨ３のゲート端子は相互に接続され、かつ第
１接合点に１にも接続されているから、２つのトランジ
スタＮＭＩ とＮＨ３は電流ミラー回路を構成している
。ＰＭＩのゲート端子は接合点に１に接続され、ＰＨ１
のゲート端子は電源電圧端子ＶＳＳに接続されている。
回路の出力は接合点に２に接続されている。
第１図に示された回路の動作は第２図を参照して説明さ
れよう。第２ａ図はもし電源電圧Ｖ、。がＯから公称値
（第２ａ図の例ではそれは５■である）まで上昇するな
らいかに出力電圧Ｖ。ｕＬが振る舞うかを示している。
れよう。第２ａ図はもし電源電圧Ｖ、。がＯから公称値
（第２ａ図の例ではそれは５■である）まで上昇するな
らいかに出力電圧Ｖ。ｕＬが振る舞うかを示している。
もし電源電圧ｖａｎが第２ａ図に示されたようにゆっく
りと上昇するなら、トランジスタＰＭ２はもしＰＭＯ３
Ｌきい値電圧値の１つを超過するならターンオンし、出
力０１１Ｔの電圧を瞬時電源電圧ＶＩＩＤに等しくする
。第２ａ図において、これは−点鎖線によって示されて
いる。引き続いて、もし電源電圧が１つのＰＭＯ５Ｌき
い値電圧値プラス１つのＮＭＯＳ Ｌきい値電圧値より
高くなるなら、２つのトランジスタＰ旧とＮＭＩ はタ
ーンオンしよう。
りと上昇するなら、トランジスタＰＭ２はもしＰＭＯ３
Ｌきい値電圧値の１つを超過するならターンオンし、出
力０１１Ｔの電圧を瞬時電源電圧ＶＩＩＤに等しくする
。第２ａ図において、これは−点鎖線によって示されて
いる。引き続いて、もし電源電圧が１つのＰＭＯ５Ｌき
い値電圧値プラス１つのＮＭＯＳ Ｌきい値電圧値より
高くなるなら、２つのトランジスタＰ旧とＮＭＩ はタ
ーンオンしよう。
トランジスタＮＭＩとＮＨ３が電流ミラー回路を構成し
ているから、ＮＨ３もまたターンオンしよう。ＮＨ３を
通る電流がＰＨ１を通る電流より大きくなるや否や、出
力ＯＵＴはＯに引っ張られるであろう。換言すれば、電
圧Ｖ。が所定の値に達するや否や出力電圧ｖｏｕ＆は第
２ａ図に示されたような態様で０に減少する０種々のト
ランジスタの寸法は、その値がトランジスタの寸法によ
り影響される電源電圧Ｖｌｔｌの所定の値に対して出力
電圧Ｖｏｕｔが０になるように選択できる。例えば、ト
ランジスタＰＭＩの幅／長さ比（Ｗ／Ｌ）がトランジス
タＮＭＩとＮＨ３のそれより大きく選択できよう。しか
し、この比をトランジスタＰＭＩとＰＨ１にほぼ等しく
選択し、かつトランジスタＮＭ２にトランジスタＮＭＩ
より大きい長さ７幅比を与えることも代案として可能で
ある。
ているから、ＮＨ３もまたターンオンしよう。ＮＨ３を
通る電流がＰＨ１を通る電流より大きくなるや否や、出
力ＯＵＴはＯに引っ張られるであろう。換言すれば、電
圧Ｖ。が所定の値に達するや否や出力電圧ｖｏｕ＆は第
２ａ図に示されたような態様で０に減少する０種々のト
ランジスタの寸法は、その値がトランジスタの寸法によ
り影響される電源電圧Ｖｌｔｌの所定の値に対して出力
電圧Ｖｏｕｔが０になるように選択できる。例えば、ト
ランジスタＰＭＩの幅／長さ比（Ｗ／Ｌ）がトランジス
タＮＭＩとＮＨ３のそれより大きく選択できよう。しか
し、この比をトランジスタＰＭＩとＰＨ１にほぼ等しく
選択し、かつトランジスタＮＭ２にトランジスタＮＭＩ
より大きい長さ７幅比を与えることも代案として可能で
ある。
第２ｂ図は、もし電源電圧Ｖ。Ｉｌが一時的にその公称
値以下に減少すると何が起こるかを例示している。もし
ＰＨ１を通る電流がＮＨ３を通る電流より小さい限界値
以下に電源電圧ＶＯＯが減少するなら、出力電圧Ｖ。□
はこの時点で零レベルから引き上げられ、かつ瞬時電源
電圧ＶＤＤにほぼ等しくなろう。引き続いて、もし電源
電圧ＶＤＤが第２ｂ図に例示されたような態様で増大す
るなら、限界値は再び交差され、ＮＨ３を通る電流はＰ
Ｈ１を通る電流より大きくなり、かつ出力電圧ＶｏｕＬ
は再び零に引っ張られよう。電源電圧Ｖ０の一時的減少
のためにパルス形信号Ｖ。ｕｔが再び零に引っ張られる
ことは第２ｂ図から明らかとなろう。電源電圧ＶＯＯの
一時的減少のためにパルス形信号Ｖ６ｕＬが出力ＯＵＴ
に現れることは第２ｂ図から明らかとなろう。このパル
ス形信号Ｖ。ｕＬはフリップフロップを所定の状態にリ
セットするリセット信号として使用でき、その情報内容
は電源電圧の瞬時的減少の結果として不確定になろう。
値以下に減少すると何が起こるかを例示している。もし
ＰＨ１を通る電流がＮＨ３を通る電流より小さい限界値
以下に電源電圧ＶＯＯが減少するなら、出力電圧Ｖ。□
はこの時点で零レベルから引き上げられ、かつ瞬時電源
電圧ＶＤＤにほぼ等しくなろう。引き続いて、もし電源
電圧ＶＤＤが第２ｂ図に例示されたような態様で増大す
るなら、限界値は再び交差され、ＮＨ３を通る電流はＰ
Ｈ１を通る電流より大きくなり、かつ出力電圧ＶｏｕＬ
は再び零に引っ張られよう。電源電圧Ｖ０の一時的減少
のためにパルス形信号Ｖ。ｕｔが再び零に引っ張られる
ことは第２ｂ図から明らかとなろう。電源電圧ＶＯＯの
一時的減少のためにパルス形信号Ｖ６ｕＬが出力ＯＵＴ
に現れることは第２ｂ図から明らかとなろう。このパル
ス形信号Ｖ。ｕＬはフリップフロップを所定の状態にリ
セットするリセット信号として使用でき、その情報内容
は電源電圧の瞬時的減少の結果として不確定になろう。
もし電源電圧ν。。が０から５■に非常に栄、速に上昇
するなら、ＰＭＩとＰＨ１は非常に間遠にターンオンさ
れ、従ってトランジスタＰＭ２は電源電圧レベルｖ０に
向かって出力ＯＵＴを短時間引っ張る機会を持たないで
あろう。換言すれば、もし電源電圧ＶＤＩＩがその公称
値に非常に急速に上昇するなら、情報ラッチングフリッ
プフロップ（ｉｎｆｏｒｍａｔｉｏｎ−１ａｔｃｈｉｎ
ｇ ｆｌｉｐ−ｆｌｏｐ）のリセット信号として使用で
きる何らのパルス形出力も出力０１１Ｔに現れないであ
ろう。
するなら、ＰＭＩとＰＨ１は非常に間遠にターンオンさ
れ、従ってトランジスタＰＭ２は電源電圧レベルｖ０に
向かって出力ＯＵＴを短時間引っ張る機会を持たないで
あろう。換言すれば、もし電源電圧ＶＤＩＩがその公称
値に非常に急速に上昇するなら、情報ラッチングフリッ
プフロップ（ｉｎｆｏｒｍａｔｉｏｎ−１ａｔｃｈｉｎ
ｇ ｆｌｉｐ−ｆｌｏｐ）のリセット信号として使用で
きる何らのパルス形出力も出力０１１Ｔに現れないであ
ろう。
第３図は第１図に示された回路の変形を示しており、こ
れはまた電源電圧の非常に急速な上昇の場合のパルス形
信号を与えている。第３図に示された回路は別のＮＭＯ
Ｓ ｌ−ランジフタｌＪＭ３を具え、これはトランジス
タＮＭＩの共通ゲートラインと電源端子ＶＳＳの間に配
設された容量性素子として役立っている。
れはまた電源電圧の非常に急速な上昇の場合のパルス形
信号を与えている。第３図に示された回路は別のＮＭＯ
Ｓ ｌ−ランジフタｌＪＭ３を具え、これはトランジス
タＮＭＩの共通ゲートラインと電源端子ＶＳＳの間に配
設された容量性素子として役立っている。
この回路配列でもしも電源電圧νＤＤが０からその公称
値（この例ではまた５Ｖ）に非常に２．速に上昇し、か
つ１つのＰＭＯＳ Ｌきい値電圧の値が超過されるなら
、トランジスタＰＭ２はターンオンしかつ出力をν。。
値（この例ではまた５Ｖ）に非常に２．速に上昇し、か
つ１つのＰＭＯＳ Ｌきい値電圧の値が超過されるなら
、トランジスタＰＭ２はターンオンしかつ出力をν。。
に引っ張ろう。このすぐ後で、トランジスタＰＭＩ と
ＮＭＩはターンオンするが、しかし容量性素子ＮＭ３の
存在の結果としてトランジスタＮＭ２はすぐにターンオ
ンされないであろう。−変容量性素子１ｔＭ３が十分充
電されると、ＮＭＩと共に電流ミラーとして配設されて
いるＮＨ３はまたターンオンされ、それにより前に説明
されたように出力Ｏｕ↑をＯに引っ張る。このようにし
て、８Ｍ３の存在のために、第４図に示されたごとく、
出力パルスはたとえ電源電圧の非常に急速な上昇の場合
でも出力ＯＵＴに発生されよう。この場合には、出力パ
ルスの幅は８Ｍ３の容量値に直接依存している。
ＮＭＩはターンオンするが、しかし容量性素子ＮＭ３の
存在の結果としてトランジスタＮＭ２はすぐにターンオ
ンされないであろう。−変容量性素子１ｔＭ３が十分充
電されると、ＮＭＩと共に電流ミラーとして配設されて
いるＮＨ３はまたターンオンされ、それにより前に説明
されたように出力Ｏｕ↑をＯに引っ張る。このようにし
て、８Ｍ３の存在のために、第４図に示されたごとく、
出力パルスはたとえ電源電圧の非常に急速な上昇の場合
でも出力ＯＵＴに発生されよう。この場合には、出力パ
ルスの幅は８Ｍ３の容量値に直接依存している。
それ故、この幅はトランジスタＮＭ３のパラメータの適
当な選択により影響できる。
当な選択により影響できる。
しかし、容量性素子ＮＭ３の存在は、電源電圧の一時的
減少の場合に８Ｍ３がその放電を許容する十分な時間を
有するまでトランジスタＮＭ２が導通状態にとどまると
言う欠点を有している。しかし、もしこの時間間隔内に
電源電圧がその公称値に増大するなら、何の出力パルス
も出力ＯＵＴに発生されないであろう。これを防止する
ために、第１図と第３図に示された回路を第５図に例示
された態様で組み合わせることが好ましい。
減少の場合に８Ｍ３がその放電を許容する十分な時間を
有するまでトランジスタＮＭ２が導通状態にとどまると
言う欠点を有している。しかし、もしこの時間間隔内に
電源電圧がその公称値に増大するなら、何の出力パルス
も出力ＯＵＴに発生されないであろう。これを防止する
ために、第１図と第３図に示された回路を第５図に例示
された態様で組み合わせることが好ましい。
第５図に示された回路はトランジスタＴ１からＴＩ７ま
でを具えている。第５図から明らかなように、トランジ
スタＴ、からＴ４は第１図に示された回路と同一である
回路部分を形成している。トランジスタＴ、からＴ、は
第３図に例示された回路と同一である回路部分を構成し
ている。２つの回路部分は同じ電源端子ＶＤＤとＶＳＳ
に接続されている。トランジスタＴ１゜とＴ１１および
トランジスタＴ、□とＴＩ３は反転バッファ段を構成し
、それによって第１および第２回路部分の出力信号はト
ランジスタＴＩ４からＴＩ７を具えるナンド回路に伝達
されている。このようにしてトランジスタＴＩＯから７
１？はオア回路を構成している。このオア回路の動作は
当業者によって明白であり、その理由でこれらの回路を
詳細には説明しない。
でを具えている。第５図から明らかなように、トランジ
スタＴ、からＴ４は第１図に示された回路と同一である
回路部分を形成している。トランジスタＴ、からＴ、は
第３図に例示された回路と同一である回路部分を構成し
ている。２つの回路部分は同じ電源端子ＶＤＤとＶＳＳ
に接続されている。トランジスタＴ１゜とＴ１１および
トランジスタＴ、□とＴＩ３は反転バッファ段を構成し
、それによって第１および第２回路部分の出力信号はト
ランジスタＴＩ４からＴＩ７を具えるナンド回路に伝達
されている。このようにしてトランジスタＴＩＯから７
１？はオア回路を構成している。このオア回路の動作は
当業者によって明白であり、その理由でこれらの回路を
詳細には説明しない。
第５図に示された回路が電源電圧の急速な上昇とゆっく
りした上昇の双方の場合に常に出力０ｔｌＴにパルスを
発生し、このパルスがトランジスタＴ。
りした上昇の双方の場合に常に出力０ｔｌＴにパルスを
発生し、このパルスがトランジスタＴ。
からＴ４を具える第１回路部分によるか、あるいはトラ
ンジスタＴ、からＴ、を具える第２回路部分によるか、
あるいは双方の回路部分のいずれかによって発生される
ことは明白である。
ンジスタＴ、からＴ、を具える第２回路部分によるか、
あるいは双方の回路部分のいずれかによって発生される
ことは明白である。
（要 約）
電流源として配設された第１トランジスタ（ＰＭＩ）が
電流ミラー（ＮＭＩ、 ＮＨ３）の入力（Ｋ１）に接続
され、その出力（Ｋ２）は電流源として配設された第２
トランジスタ（ＰＨ１）と回路の出力とに接続されてい
る。
電流ミラー（ＮＭＩ、 ＮＨ３）の入力（Ｋ１）に接続
され、その出力（Ｋ２）は電流源として配設された第２
トランジスタ（ＰＨ１）と回路の出力とに接続されてい
る。
電源電圧の一時的減少がある場合に、この回路はその出
力にパルス形信号を生成し、この信号は双安定回路のリ
セット信号として使用できる。
力にパルス形信号を生成し、この信号は双安定回路のリ
セット信号として使用できる。
第１図は本発明による回路の第１の実施例を示し、
第２図は第１図に示された回路の動作を例示する電圧波
形を示し、 第３図は本発明による回路の第２の実施例を示し、 第４図は第３図に示された回路の動作を例示する電圧波
形を示し、 第５図は本発明による回路の第３の実施例を示している
。
形を示し、 第３図は本発明による回路の第２の実施例を示し、 第４図は第３図に示された回路の動作を例示する電圧波
形を示し、 第５図は本発明による回路の第３の実施例を示している
。
Claims (1)
- 【特許請求の範囲】 １、回路の２つの電源端子上の電源電圧に所定の変動が
ある場合に回路の回路端子の出力端子上にパルス信号を
発生する回路が、 −第１電源端子と第１接合点との間に配設されたその主
電流通路を有する第１の導電タ イプの第１トランジスタ、 −第１電源端子と第２接合点との間に配設されたその主
電流通路を有する第１の導電タ イプの第２トランジスタ、 −第２電源端子と第１接合点との間に配設されたその主
電流通路を有する第２の導電タ イプの第１トランジスタ、 −第２電源端子と第２接合点との間に配設されたその主
電流通路を有する第２の導電タ イプの第２トランジスタ、 を具え、 −出力端子が第２接合点に接続され、 −第１の導電タイプの第１および第２トランジスタのゲ
ート端子がお互いに接続されか つ第１接合点に接続され、かつ第２の導電 タイプの第２トランジスタのゲート端子が 第１電源端子に接続されているものにおい て、 −第２の導電タイプの第１トランジスタのゲート端子が
第１接合点に接続されており、 かつ −動作において、所定の制限値以上の電源電圧の場合に
出力端子上の電圧が第１電源端 子上の電圧に近似し、かつ所定の制限値以 下の電源電圧の場合に出力端子上の電圧が 第２電源端子上の電圧に近似すること、 を特徴とする回路。 ２、容量性素子が第１接合点と第１電源端子との間に配
設されていることを特徴とする請求項１記載の回路。 ３、上記の容量性素子が第１の導電タイプの第３トラン
ジスタを具え、その主電流通路が短絡され、かつ第１電
源端子に接続され、かつそのゲート端子が第１接合点に
接続されていることを特徴とする請求項２記載の回路。 ４、所定の電源電圧変動のある場合にパルス形信号を発
生する回路が、 ａ）請求項１の回路、 ｂ）請求項２あるいは３の回路、 ｃ）２入力と１出力と第１および第２電源端子を有する
オア回路、 ｄ）すべての第１およびすべての第２電源端子が相互接
続され、 ｅ）ａ）とｂ）に規定された回路の出力が各々ｃ）で規
定されたオア回路の１つの入力に接続 され、かつ ｆ）動作中に所定の電源電圧変動がある場合にオア回路
の出力にパルス形信号が現れるこ と、 を具える回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8801253 | 1988-05-16 | ||
| NL8801253 | 1988-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220115A true JPH0220115A (ja) | 1990-01-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
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| KR (1) | KR900019367A (ja) |
| DE (1) | DE68905658T2 (ja) |
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-
1990
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