JPS63236407A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS63236407A JPS63236407A JP62070766A JP7076687A JPS63236407A JP S63236407 A JPS63236407 A JP S63236407A JP 62070766 A JP62070766 A JP 62070766A JP 7076687 A JP7076687 A JP 7076687A JP S63236407 A JPS63236407 A JP S63236407A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- potential
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野）
この発明は半導体回路に関し、特に電源ノイズによる誤
動作を防止するための機能を備えた半導体回路に関する
。
動作を防止するための機能を備えた半導体回路に関する
。
（従来の技術）
半導体回路の動作中には電源線を介して電荷の充放電が
行われるが、この時には、電源線のインピーダンスによ
り電源電位が変動して、電源ノイズとして現われる場合
がある。
行われるが、この時には、電源線のインピーダンスによ
り電源電位が変動して、電源ノイズとして現われる場合
がある。
例えば、入出力データが多ビツト構成のメモリにおいて
、各出力バッファそれぞれから“１″ルベルが出力され
る場合には、その全ての出力バッファに対する負荷容量
を急速に充電する必要があるため、電源からの電荷供給
が間に合わずに電源線内のインダクタンスおよび抵抗成
分が関与して第８図（Ａ）のような非常に大きい電源ノ
イズが発生することがある。この図に示されているよう
に、電源電位Ｖｄｄが急激に減少した際にはこれに伴い
接地電位Ｖｓｓも減少するが、これは、電源線間に存在
する容量成分によるカップリングの影響によるものであ
る。
、各出力バッファそれぞれから“１″ルベルが出力され
る場合には、その全ての出力バッファに対する負荷容量
を急速に充電する必要があるため、電源からの電荷供給
が間に合わずに電源線内のインダクタンスおよび抵抗成
分が関与して第８図（Ａ）のような非常に大きい電源ノ
イズが発生することがある。この図に示されているよう
に、電源電位Ｖｄｄが急激に減少した際にはこれに伴い
接地電位Ｖｓｓも減少するが、これは、電源線間に存在
する容量成分によるカップリングの影響によるものであ
る。
また、出力バッファから“Ｏ′°レベルが出力される場
合には、“１”出力時とは反対に接地電位Ｖｓ’ｓが急
激に上昇し、これに伴って電源電位Ｖｄｄも上昇される
。
合には、“１”出力時とは反対に接地電位Ｖｓ’ｓが急
激に上昇し、これに伴って電源電位Ｖｄｄも上昇される
。
このようなＩｉ電源ノイズ発生している期間に、第８図
（Ｂ）に示すような入力信号Ｖｉｎが外部から供給され
ると、その入力信号■ｉｎの電位が一定であっても、内
部回路から見れば第８図（Ｃ）のように入力信号ｖｉｎ
自体にノイズが乗っているのと同じことになる。
（Ｂ）に示すような入力信号Ｖｉｎが外部から供給され
ると、その入力信号■ｉｎの電位が一定であっても、内
部回路から見れば第８図（Ｃ）のように入力信号ｖｉｎ
自体にノイズが乗っているのと同じことになる。
したがって、このノイズのピーク電位が入力回路部の論
理゛Ｏ”、“１”の検出電圧を越えると内部回路の誤動
作が引起こされる。このため、従来では入力回路部に第
９図に示すようなシュミットトリガ回路を使用している
。
理゛Ｏ”、“１”の検出電圧を越えると内部回路の誤動
作が引起こされる。このため、従来では入力回路部に第
９図に示すようなシュミットトリガ回路を使用している
。
第９図のシュミットトリガ回路は、Ｎ型ＭＯＳトランジ
スタＱ１、Ｎ型ＭＯ８ｌ−ランジスタＱ２およびキャパ
シタＣによりブートストラップ型の負荷回路を構成する
と共に、この負荷回路と接地電位Ｖｓｓ供給端子との間
にＮ型ＭｏＳトランジスタＱ３ 、Ｑ４を直列接続し、
その直列接続点の電位をＮ型ＭＯＳトランジスタＱ５の
導通状態により変化させることで入力信号ｖｉｎが“○
“から“１″に変化する際の検知レベルと、１１１ Ｉ
Ｔから“０”に変化する際の検知レベルとの間にレベル
差を持たせたもので、その入出力特性は第１０図のよう
なヒステリシス特性となる。
スタＱ１、Ｎ型ＭＯ８ｌ−ランジスタＱ２およびキャパ
シタＣによりブートストラップ型の負荷回路を構成する
と共に、この負荷回路と接地電位Ｖｓｓ供給端子との間
にＮ型ＭｏＳトランジスタＱ３ 、Ｑ４を直列接続し、
その直列接続点の電位をＮ型ＭＯＳトランジスタＱ５の
導通状態により変化させることで入力信号ｖｉｎが“○
“から“１″に変化する際の検知レベルと、１１１ Ｉ
Ｔから“０”に変化する際の検知レベルとの間にレベル
差を持たせたもので、その入出力特性は第１０図のよう
なヒステリシス特性となる。
第１０図において、Ｖｏｎは入力信号■ｉｎが０°′か
ら“１″レベルに変化したと検知するのに必要な入力電
圧値であり、またＶ ｏｆｆは入力信号Ｖｉｎが“１′
′から゛０″レベルに変化したと検知するのに必要な電
圧値である。
ら“１″レベルに変化したと検知するのに必要な入力電
圧値であり、またＶ ｏｆｆは入力信号Ｖｉｎが“１′
′から゛０″レベルに変化したと検知するのに必要な電
圧値である。
このようなヒステリシス特性を有するシュミットトリガ
回路を入力回路として用いれば、ヒステリシス電圧ＶＨ
（＝ Ｖｏｎ−Ｖｏｆｆ ）より小さなノイズに対して
は、誤動作をおこさなくなる。つまり、このヒステリシ
ス電圧ＶＨが大きい程、入力回路のノイズ耐量は高くな
る。
回路を入力回路として用いれば、ヒステリシス電圧ＶＨ
（＝ Ｖｏｎ−Ｖｏｆｆ ）より小さなノイズに対して
は、誤動作をおこさなくなる。つまり、このヒステリシ
ス電圧ＶＨが大きい程、入力回路のノイズ耐量は高くな
る。
一方、この回路の動作の安定性を確保するためには、ス
ペック電圧ＶＩＨに対するＶｏｎのマージンと、スペッ
ク電圧ＶＩＬに対するＶ ｏｆｆのマージンを大きくす
る必要があるため、むやみにヒステリシス電圧ＶＨを大
きくすることはできない。
ペック電圧ＶＩＨに対するＶｏｎのマージンと、スペッ
ク電圧ＶＩＬに対するＶ ｏｆｆのマージンを大きくす
る必要があるため、むやみにヒステリシス電圧ＶＨを大
きくすることはできない。
したがって、電源変動によって発生されるノイズの大き
さによっては、誤動作が引起こされることがある。
さによっては、誤動作が引起こされることがある。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の半導体回路ではノイズに対する耐量を向上させると回
路の動作マージンが低下するため、充分なノイズ耐量が
得られなかった点を改善し、動作マージンを維持した状
態で充分なノイズ耐量を得ることができる半導体回路を
提供することを目的とする。
の半導体回路ではノイズに対する耐量を向上させると回
路の動作マージンが低下するため、充分なノイズ耐量が
得られなかった点を改善し、動作マージンを維持した状
態で充分なノイズ耐量を得ることができる半導体回路を
提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
この発明による半導体回路にあっては、電源電位供給端
子と出力端子との間に挿入される負荷回路と、前記出力
端子と基準電位供給端子との間に直列接続され、各々の
ゲートに入力信号がそれぞれ供給される互いに同一導電
型の第１および第２のトランジスタと、一端が前記電源
電位供給端子に接続され、他端が前記第１のトランジス
タと前記第２のトランジスタとの直列接続点に接続され
、ゲートが前記出力端子に接続される第３のトランジス
タと、一端に所定の電位が供給され、他端が前記第１の
トランジスタと前記第２のトランジスタとの直列接続点
に接続され、制御信号によって導通制御される第４のト
ランジスタとを具備したものである。
子と出力端子との間に挿入される負荷回路と、前記出力
端子と基準電位供給端子との間に直列接続され、各々の
ゲートに入力信号がそれぞれ供給される互いに同一導電
型の第１および第２のトランジスタと、一端が前記電源
電位供給端子に接続され、他端が前記第１のトランジス
タと前記第２のトランジスタとの直列接続点に接続され
、ゲートが前記出力端子に接続される第３のトランジス
タと、一端に所定の電位が供給され、他端が前記第１の
トランジスタと前記第２のトランジスタとの直列接続点
に接続され、制御信号によって導通制御される第４のト
ランジスタとを具備したものである。
（作用）
上記構成の半導体回路にあっては、出力電位に応じて導
通制御される第３のトランジスタに加えて、電源電位お
よび基準電位が変動する期間には前記第４のトランジス
タもオンするため、この期間での入出力特性は大きなヒ
ステリシス電圧を有するものとなる。また、電源電位お
よび基準電位の変動期間以外では、第４のトランジスタ
はオフとなるので、その時の入出力特性はスペックに対
する動作マージンを優先したものとなる。
通制御される第３のトランジスタに加えて、電源電位お
よび基準電位が変動する期間には前記第４のトランジス
タもオンするため、この期間での入出力特性は大きなヒ
ステリシス電圧を有するものとなる。また、電源電位お
よび基準電位の変動期間以外では、第４のトランジスタ
はオフとなるので、その時の入出力特性はスペックに対
する動作マージンを優先したものとなる。
したがって、動作マージンを維持した状態で充分なノイ
ズ耐量を得ることが可能となる。
ズ耐量を得ることが可能となる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係わる半導体回路を示す
。この半導体回路は、出力ノードの電位に応じてトラン
ジスタＱ５を導通制御することによりトランジスタＱ３
とＱ４との接続点の電位を変化させ、これによってヒス
テリシス特性を得る点は第９図の従来の半導体回路と同
様であるが、この回路ではさらにＮ型ＭＯＳトランジス
タＱ６を設け、このトランジスタＱ６を電源ノイズの発
。
。この半導体回路は、出力ノードの電位に応じてトラン
ジスタＱ５を導通制御することによりトランジスタＱ３
とＱ４との接続点の電位を変化させ、これによってヒス
テリシス特性を得る点は第９図の従来の半導体回路と同
様であるが、この回路ではさらにＮ型ＭＯＳトランジス
タＱ６を設け、このトランジスタＱ６を電源ノイズの発
。
生タイミングに応じて所定期間導通状態に制御する構成
である。
である。
Ｎ型ＭＯＳトランジスタＱ６の一端は電源電位Ｖｄｄに
接続され、その他端はＮ型ＭＯＳトランジスタＱ３と０
４との接続点に接続されており、またそのゲートには制
御信号φが供給される。この制御信号φは、電源ノイズ
の発生タイミングに応じて所定期間“１″レベルとなる
信号である。前述したように電源ノイズが発生するのは
、正電源線から多くの電流が流れ出す時と、接地Ｎ電線
に多くの電流が流れ込む時であるので、制御信号φとし
ては、例えば出力バッフ？を駆動する出力イネーブル信
号ＯＥの立下がりに応じて所定期間°“１′ルベルを保
持する信号を利用することができる。
接続され、その他端はＮ型ＭＯＳトランジスタＱ３と０
４との接続点に接続されており、またそのゲートには制
御信号φが供給される。この制御信号φは、電源ノイズ
の発生タイミングに応じて所定期間“１″レベルとなる
信号である。前述したように電源ノイズが発生するのは
、正電源線から多くの電流が流れ出す時と、接地Ｎ電線
に多くの電流が流れ込む時であるので、制御信号φとし
ては、例えば出力バッフ？を駆動する出力イネーブル信
号ＯＥの立下がりに応じて所定期間°“１′ルベルを保
持する信号を利用することができる。
このような構成の半導体回路にあっては、制御信号が１
”レベルになった場合にトランジスタＱ６がオンとなり
トランジスタＱ３と０４との接続点の電位が引上げられ
るため、入力信号Ｖｉｎが“Ｏ”レベルであり、出力ノ
ードの電位すなわち出力信号ＶＯｕｔが″１パレベルに
なっている際に“１″レベルの制御信号φが供給される
と、第２図の入出力特性に示すように入力信号Ｖｉｎが
立上がる時のしきい１電圧ＶｏｎはＶ ｏｎ’ に上昇
される。
”レベルになった場合にトランジスタＱ６がオンとなり
トランジスタＱ３と０４との接続点の電位が引上げられ
るため、入力信号Ｖｉｎが“Ｏ”レベルであり、出力ノ
ードの電位すなわち出力信号ＶＯｕｔが″１パレベルに
なっている際に“１″レベルの制御信号φが供給される
と、第２図の入出力特性に示すように入力信号Ｖｉｎが
立上がる時のしきい１電圧ＶｏｎはＶ ｏｎ’ に上昇
される。
したがって、入力信号Ｖｉｎの゛０″レベルを検知して
いる際に接地電位Ｖｓｓが減少する電源ノイズが発生し
て“ＯＩＩレベルの入力信号■ｉｎに第３図のようなノ
イズがのる場合にも、正確な入力検出を行なうことがで
きる。
いる際に接地電位Ｖｓｓが減少する電源ノイズが発生し
て“ＯＩＩレベルの入力信号■ｉｎに第３図のようなノ
イズがのる場合にも、正確な入力検出を行なうことがで
きる。
また、１ｌｌｌｌｌ信号φは所定期間経過後に再び“０
″レベルに戻るため、電源ノイズがおさまり、入力信号
Ｖｉｎが°′０”から“１″に変化する場合には、Ｖｏ
ｎがそのしきい値電圧となる。
″レベルに戻るため、電源ノイズがおさまり、入力信号
Ｖｉｎが°′０”から“１″に変化する場合には、Ｖｏ
ｎがそのしきい値電圧となる。
したがって、電源ノイズが発生する期間ではノイズに対
する耐量を向上させ、その他の期間ではノイズ耐量より
もスペックに対する動作マージンを優先せざることが可
能となる。
する耐量を向上させ、その他の期間ではノイズ耐量より
もスペックに対する動作マージンを優先せざることが可
能となる。
このため、この回路をメモリに適用する場合には、出力
バッファの駆動中に通常００″レベルが保証されるべき
ＲＡＳや、ＣＡＳの入力回路として有効である。
バッファの駆動中に通常００″レベルが保証されるべき
ＲＡＳや、ＣＡＳの入力回路として有効である。
第４図にこの発明の第２の実施例を示す。この半導体回
路は、Ｎ型ＭＯＳトランジスタＱ６の一端をトランジス
タＱ３と０４との接続点に接続し、ゲートに制御信号φ
が供給されるのは第１図の半導体回路と同様であるが、
トランジスタＱ６の他端に電源電位Ｖｄｄでなく接地電
位Ｖｓｓを接続したものである。
路は、Ｎ型ＭＯＳトランジスタＱ６の一端をトランジス
タＱ３と０４との接続点に接続し、ゲートに制御信号φ
が供給されるのは第１図の半導体回路と同様であるが、
トランジスタＱ６の他端に電源電位Ｖｄｄでなく接地電
位Ｖｓｓを接続したものである。
このような構成の半導体回路にあっては、制御信号がＭ
１ Ｉ＋レベルになった場合にトランジスタＱ６がオ
ンとなりトランジスタＱ３と０４との接続点の電位が引
下げられるため、入力信号Ｖｉｎが“１”レベルであり
、出力ノードの電位すなわち出力信号ＶＯｕｔが“０″
レベルになっている際に“１”レベルの制御信号φが供
給されるならば、入力信号ｖｌｎが立下がる時のしきい
値電圧ＶｏＨが’Ｊｏｆｆ’ に低下されるので、その
入出力特性は第５図のようになる。
１ Ｉ＋レベルになった場合にトランジスタＱ６がオ
ンとなりトランジスタＱ３と０４との接続点の電位が引
下げられるため、入力信号Ｖｉｎが“１”レベルであり
、出力ノードの電位すなわち出力信号ＶＯｕｔが“０″
レベルになっている際に“１”レベルの制御信号φが供
給されるならば、入力信号ｖｌｎが立下がる時のしきい
値電圧ＶｏＨが’Ｊｏｆｆ’ に低下されるので、その
入出力特性は第５図のようになる。
したがって、入力信号ｖｉｎの“１′ルベルを検知して
いる際に接地電位Ｖｓｓが上昇する電源ノイズが発生し
て、“１″レベルの入力信号■ｉｎに第６図のようなノ
イズがのる場合にも、ＶｏＨがＶｏｆｆ” に低下する
ことにより誤動作を防止することが可能となる。
いる際に接地電位Ｖｓｓが上昇する電源ノイズが発生し
て、“１″レベルの入力信号■ｉｎに第６図のようなノ
イズがのる場合にも、ＶｏＨがＶｏｆｆ” に低下する
ことにより誤動作を防止することが可能となる。
このため、この回路は出力バッファが駆動中には通常″
１”レベルとなっているべき書込み信号ＷＥの検出回路
として有効である。
１”レベルとなっているべき書込み信号ＷＥの検出回路
として有効である。
第７図にこの発明の第３の実施例を示す。この回路にあ
っては、第１図の回路に加えて、トランジス゛りＱ３と
０４との直列接続点とトランジスタＱ６との間にＮ型Ｍ
ｏＳトランジスタＱ７を挿入し、このトランジスタＱ７
を出力ノードの電位で導通制御する構成である。
っては、第１図の回路に加えて、トランジス゛りＱ３と
０４との直列接続点とトランジスタＱ６との間にＮ型Ｍ
ｏＳトランジスタＱ７を挿入し、このトランジスタＱ７
を出力ノードの電位で導通制御する構成である。
このような構成であれば、入力信号■ｉｎが“０″から
Ｉ ＩＴレベルに立上がり始め、出力ノードの電位が下
がり始めるとトランジスタＱ７がオフし始めるので、ト
ランジスタＱ６による電位供給が遮断される。したがっ
て、この回路では、入力信号が“０”から“１″に遷移
する途中で制御信号φが゛１１ｎレベルになったとして
も、しきい（ａ電圧Ｖｏｎの上昇がないため、出力信号
Ｖｏｕｔのゆれを防ぐことができ、安定した動作が保障
できる。
Ｉ ＩＴレベルに立上がり始め、出力ノードの電位が下
がり始めるとトランジスタＱ７がオフし始めるので、ト
ランジスタＱ６による電位供給が遮断される。したがっ
て、この回路では、入力信号が“０”から“１″に遷移
する途中で制御信号φが゛１１ｎレベルになったとして
も、しきい（ａ電圧Ｖｏｎの上昇がないため、出力信号
Ｖｏｕｔのゆれを防ぐことができ、安定した動作が保障
できる。
尚、電源ノイズが発生されるのは出力バッファの駆動時
だけでなく、例えばメモリ回路ではビット線をプリチャ
ージする時にも電源ノイズが発生するので、制御信号φ
をプリチャージ信号に応じて所定期間″１″レベルに設
定してもノイズ耐量を向上させることができる。
だけでなく、例えばメモリ回路ではビット線をプリチャ
ージする時にも電源ノイズが発生するので、制御信号φ
をプリチャージ信号に応じて所定期間″１″レベルに設
定してもノイズ耐量を向上させることができる。
［発明の効果コ
以上のようにこの発明によれば、電源ノイズが発生する
期間ではノイズ耐量を優先し、他の期間では入力信号に
対する動作マージンを優先させることができるので、動
作マージンを維持した状態で、大きなノイズ耐量を得る
ことが可能となる。
期間ではノイズ耐量を優先し、他の期間では入力信号に
対する動作マージンを優先させることができるので、動
作マージンを維持した状態で、大きなノイズ耐量を得る
ことが可能となる。
第１図はこの発明の一実施例に係わる半導体回路を説明
する回路図、第２図は第１図の回路の入出力特性を説明
する図、第３図は第１図の回路に入力されるノイズとし
きい値電圧との関係を説明する図、第４図はこの発明の
第２の実施例に係わる半導体回路を説明する回路図、第
５図【よ第４図の回路の入出力特性を説明する図、第６
図は第４図の回路に入力されるノイズとしきい値電圧と
の関係を説明する図、第７図はこの発明の第３の実施例
を説明する回路図、第８図は電源ノイズによる入力信号
への影響を説明する図、第９図は従来の半導体回路を説
明する回路図、第１０図（よ第９図の回路の入出力特性
を説明する図である。 Ｑｌ・・・Ｎ型ＭｏＳトランジスタ、Ｃ・・・キャ１＜
シタ、Ｑ２〜Ｑ６・・・Ｎ型ＭＯＳトランジスタ、φ・
・・制御信号。 出願人代理人 弁理士 鈴 江 武 産業１図 込ｆｆｔＬ 第２図 吟聞 第３図 Ｖｓｓ Ｖｓｓ 第４図 人力ｔ、ｚ 第５図 時間 第６図 第７図 （Ａ） ｍ間 第８図 第９図 ＶＩＬ ＶＣＦＦ ＶＯＮ Ｖ
ＩＨ人７７篭凧 第１０図
する回路図、第２図は第１図の回路の入出力特性を説明
する図、第３図は第１図の回路に入力されるノイズとし
きい値電圧との関係を説明する図、第４図はこの発明の
第２の実施例に係わる半導体回路を説明する回路図、第
５図【よ第４図の回路の入出力特性を説明する図、第６
図は第４図の回路に入力されるノイズとしきい値電圧と
の関係を説明する図、第７図はこの発明の第３の実施例
を説明する回路図、第８図は電源ノイズによる入力信号
への影響を説明する図、第９図は従来の半導体回路を説
明する回路図、第１０図（よ第９図の回路の入出力特性
を説明する図である。 Ｑｌ・・・Ｎ型ＭｏＳトランジスタ、Ｃ・・・キャ１＜
シタ、Ｑ２〜Ｑ６・・・Ｎ型ＭＯＳトランジスタ、φ・
・・制御信号。 出願人代理人 弁理士 鈴 江 武 産業１図 込ｆｆｔＬ 第２図 吟聞 第３図 Ｖｓｓ Ｖｓｓ 第４図 人力ｔ、ｚ 第５図 時間 第６図 第７図 （Ａ） ｍ間 第８図 第９図 ＶＩＬ ＶＣＦＦ ＶＯＮ Ｖ
ＩＨ人７７篭凧 第１０図
Claims (2)
- （１）電源電位供給端子と出力端子との間に挿入される
負荷回路と、 前記出力端子と基準電位供給端子との間に直列接続され
、各々のゲートに入力信号がそれぞれ供給される互いに
同一導電型の第１および第２のトランジスタと、 一端が前記電源電位供給端子に接続され、他端が前記第
１のトランジスタと前記第２のトランジスタとの直列接
続点に接続され、ゲートが前記出力端子に接続される第
３のトランジスタと、一端に所定の電位が供給され、他
端が前記第１のトランジスタと前記第２のトランジスタ
との直列接続点に接続され、前記電源電位および基準電
位の変動期間に制御信号によって導通制御される第４の
トランジスタとを具備することを特徴とする半導体回路
。 - （２）前記半導体回路は出力バッファを含み、前記制御
信号はその出力バッファが駆動されるタイミングに応じ
て前記第４のトランジスタを所定期間オンされることを
特徴とする特許請求の範囲第１項記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070766A JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
| US07/167,687 US4893029A (en) | 1987-03-25 | 1988-03-14 | Power supply noise protection circuit |
| KR1019880003238A KR910003603B1 (ko) | 1987-03-25 | 1988-03-25 | 쉬미트입력형 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070766A JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236407A true JPS63236407A (ja) | 1988-10-03 |
| JPH0470805B2 JPH0470805B2 (ja) | 1992-11-12 |
Family
ID=13440965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070766A Granted JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893029A (ja) |
| JP (1) | JPS63236407A (ja) |
| KR (1) | KR910003603B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542678B2 (ja) * | 1988-06-17 | 1996-10-09 | 富士通株式会社 | 半導体装置 |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
| US5243232A (en) * | 1991-07-31 | 1993-09-07 | Allen-Bradley Company, Inc. | Start-up pulse suppression circuit for industrial controller output |
| US5442304A (en) * | 1993-10-15 | 1995-08-15 | Advanced Micro Devices, Inc. | CMOS logic gate clamping circuit |
| JP2822881B2 (ja) * | 1994-03-30 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路装置 |
| EP0724209A1 (en) * | 1995-01-25 | 1996-07-31 | International Business Machines Corporation | Power management system for integrated circuits |
| IT1312498B1 (it) * | 1999-05-13 | 2002-04-17 | St Microelectronics Srl | Struttura integrata con unita' analogica alimentata da tensione dialimentazione esterna tramite filtro passa-basso ed elementi di |
| DE19936606C1 (de) * | 1999-08-04 | 2000-10-26 | Siemens Ag | Schaltungsanordnung zur Spannungsversorgung einer integrierten Schaltung über ein Pad mit Konfiguriermöglichkeit der integrierten Schaltung |
| US6320408B1 (en) | 2001-03-02 | 2001-11-20 | Pericom Semiconductor Corp. | Dual-sided undershoot-isolating bus switch |
| US7514951B2 (en) * | 2005-09-20 | 2009-04-07 | Etron Technology, Inc. | Negative voltage noise-free circuit for multi-functional pad |
| JP4940643B2 (ja) * | 2005-12-08 | 2012-05-30 | 日本電気株式会社 | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183119A (en) * | 1981-05-02 | 1982-11-11 | Sanyo Electric Co Ltd | Schmitt circuit |
| JPS5877317A (ja) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | シユミツト・トリガ回路 |
| US4707626A (en) * | 1984-07-26 | 1987-11-17 | Texas Instruments Incorporated | Internal time-out circuit for CMOS dynamic RAM |
-
1987
- 1987-03-25 JP JP62070766A patent/JPS63236407A/ja active Granted
-
1988
- 1988-03-14 US US07/167,687 patent/US4893029A/en not_active Expired - Lifetime
- 1988-03-25 KR KR1019880003238A patent/KR910003603B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003603B1 (ko) | 1991-06-07 |
| US4893029A (en) | 1990-01-09 |
| KR880011805A (ko) | 1988-10-31 |
| JPH0470805B2 (ja) | 1992-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0135735B1 (ko) | 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치 | |
| JPH0584597B2 (ja) | ||
| JPS6363134B2 (ja) | ||
| JPH0738538B2 (ja) | スルーイング速度向上回路 | |
| JPH011200A (ja) | 半導体集積回路 | |
| US5382847A (en) | Output buffer circuits including voltage compensation | |
| JPS6153799B2 (ja) | ||
| JPH0470805B2 (ja) | ||
| JPH0113657B2 (ja) | ||
| US4963774A (en) | Intermediate potential setting circuit | |
| JPH0289292A (ja) | 半導体メモリ | |
| US5463335A (en) | Power up detection circuits | |
| US4250408A (en) | Clock pulse amplifier and clipper | |
| JPH0216062B2 (ja) | ||
| JPH0552091B2 (ja) | ||
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| US5402010A (en) | Semiconductor device including internal circuit having both states of active/precharge | |
| JPH0220115A (ja) | パルス形信号を発生する回路 | |
| US20070216444A1 (en) | Interface circuit and control method thereof | |
| JP2851211B2 (ja) | 入力バッファ回路 | |
| JPS61292412A (ja) | 出力回路 | |
| JP2601978B2 (ja) | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 | |
| US20060202724A1 (en) | Comparator circuit assembly, in particular for semiconductor components | |
| KR960002334B1 (ko) | 반도체 메모리 장치의 입력버퍼 | |
| JPS63144621A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |