JPH0220176B2 - - Google Patents
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- Publication number
- JPH0220176B2 JPH0220176B2 JP59138661A JP13866184A JPH0220176B2 JP H0220176 B2 JPH0220176 B2 JP H0220176B2 JP 59138661 A JP59138661 A JP 59138661A JP 13866184 A JP13866184 A JP 13866184A JP H0220176 B2 JPH0220176 B2 JP H0220176B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- adder
- scaler
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＡ／Ｄコンバータの入力信号レベル
を適切な値に保持するための利得制御装置に関す
るものである。
を適切な値に保持するための利得制御装置に関す
るものである。
デイジタル信号処理などの前段に位置するＡ／
Ｄコンバータの入力レベルは、Ａ／Ｄコンバータ
が飽和する値よりも小さく、且つ量子化雑音を軽
減するために十分な大きさを推持することが望ま
れる。これを実現する方法として、アナログ信号
をデイジタル信号へ変換する前に、従来技術によ
るアナログ自動利得制御回路を使用することが考
えられる。この方法は実現可能であるが、デイジ
タル時分割処理を行う場合、各アナログ信号ライ
ン毎に利得制御回路を必要とし、ハードウエアの
増大、コストの増大につながる。例えば、レーダ
信号処理において、ひとつの送信パルスと次の送
信パルスの間を、一定時間間隔で分割し（ひとつ
の分割区間をレンジビンと呼ぶ）、各レンジビン
毎に利得制御を行う場合などである。そこでハー
ドウエアの増大、コストの増大を防ぐ手段とし
て、デイジタル信号処理を応用した、デイジタル
利得制御回路が考えられた。
Ｄコンバータの入力レベルは、Ａ／Ｄコンバータ
が飽和する値よりも小さく、且つ量子化雑音を軽
減するために十分な大きさを推持することが望ま
れる。これを実現する方法として、アナログ信号
をデイジタル信号へ変換する前に、従来技術によ
るアナログ自動利得制御回路を使用することが考
えられる。この方法は実現可能であるが、デイジ
タル時分割処理を行う場合、各アナログ信号ライ
ン毎に利得制御回路を必要とし、ハードウエアの
増大、コストの増大につながる。例えば、レーダ
信号処理において、ひとつの送信パルスと次の送
信パルスの間を、一定時間間隔で分割し（ひとつ
の分割区間をレンジビンと呼ぶ）、各レンジビン
毎に利得制御を行う場合などである。そこでハー
ドウエアの増大、コストの増大を防ぐ手段とし
て、デイジタル信号処理を応用した、デイジタル
利得制御回路が考えられた。
従来のこの種の装置として、第１図に示すもの
がある。
がある。
第１図において、１は入力信号を減衰するため
のステツプ・アツテネータ、２は前記ステツプ・
アツテネータ１出力をデイジタル信号に変換する
Ａ／Ｄコンバータ、３ａは前記Ａ／Ｄコンバータ
２の出力を１／Ｍ（Ｍ：定数）にスケーリングす
る第１のスケーラ、４は前記第１のスケーラ３ａ
出力の絶対値を出力する絶対値回路、５ａは前記
絶対値回路４出力とスレツシヨルド定数Ｋの差を
出力する第１の減算器、７は前記第１の減算器５
ａ出力と積分値を加算する加算器、６は前記加算
器７出力を前記積分値として保持するレジスタ、
３ｂは前記レジスタ６出力を１／Ｎ（Ｎ：定数）
にスケーリングする第２のスケーラ、５ｂは前記
第２のスケーラ３ｂ出力から定数Ｓを減算し、前
記ステツプ・アツテネータ１の制御信号として出
力する第２の減算器である。
のステツプ・アツテネータ、２は前記ステツプ・
アツテネータ１出力をデイジタル信号に変換する
Ａ／Ｄコンバータ、３ａは前記Ａ／Ｄコンバータ
２の出力を１／Ｍ（Ｍ：定数）にスケーリングす
る第１のスケーラ、４は前記第１のスケーラ３ａ
出力の絶対値を出力する絶対値回路、５ａは前記
絶対値回路４出力とスレツシヨルド定数Ｋの差を
出力する第１の減算器、７は前記第１の減算器５
ａ出力と積分値を加算する加算器、６は前記加算
器７出力を前記積分値として保持するレジスタ、
３ｂは前記レジスタ６出力を１／Ｎ（Ｎ：定数）
にスケーリングする第２のスケーラ、５ｂは前記
第２のスケーラ３ｂ出力から定数Ｓを減算し、前
記ステツプ・アツテネータ１の制御信号として出
力する第２の減算器である。
次に動作について説明する。入力信号は、Ａ／
Ｄコンバータ２において飽和しないように、ステ
ツプ・アツテネータ１で減衰される。ステツプ・
アツテネータ１の制御は、第２のスケーラ３ｂで
１／Ｎにされ、第２の減算器でＳを減算されたレ
ジスタ６の出力によつて行われる。Ａ／Ｄコンバ
ータ２の出力は第１のスケーラ３ａで１／Ｍにス
ケーリングされ、絶対値回路４によつて振幅成分
のみ取り出される。この振幅成分は第１の減算器
５ａによつてスレツシヨルド定数Ｋを減算され、
加算器７、レジスタ６から成るアキユムレータ回
路へ送られ、Ａ／Ｄコンバータ２の出力があるレ
ベルになるまで積分される。
Ｄコンバータ２において飽和しないように、ステ
ツプ・アツテネータ１で減衰される。ステツプ・
アツテネータ１の制御は、第２のスケーラ３ｂで
１／Ｎにされ、第２の減算器でＳを減算されたレ
ジスタ６の出力によつて行われる。Ａ／Ｄコンバ
ータ２の出力は第１のスケーラ３ａで１／Ｍにス
ケーリングされ、絶対値回路４によつて振幅成分
のみ取り出される。この振幅成分は第１の減算器
５ａによつてスレツシヨルド定数Ｋを減算され、
加算器７、レジスタ６から成るアキユムレータ回
路へ送られ、Ａ／Ｄコンバータ２の出力があるレ
ベルになるまで積分される。
以上の動作は入力振幅＞Ｍ・Ｋの場合である
が、入力振幅＜Ｍ・Ｋの場合、例えば入力振幅＝
０の場合、アキユムレータは−Ｋを積分し続け、
オーバーフローによる発振を開始する。これを防
止するために、入力信号の有無を判定し、利得制
御回路の制御放棄を制御する装置（図には示され
ていない）が必要である。
が、入力振幅＜Ｍ・Ｋの場合、例えば入力振幅＝
０の場合、アキユムレータは−Ｋを積分し続け、
オーバーフローによる発振を開始する。これを防
止するために、入力信号の有無を判定し、利得制
御回路の制御放棄を制御する装置（図には示され
ていない）が必要である。
以上のように、従来の利得制御装置は、利得制
御の放棄と回復を制御する特別の装置を必要と
し、ハードウエアが増加するという欠点があつ
た。
御の放棄と回復を制御する特別の装置を必要と
し、ハードウエアが増加するという欠点があつ
た。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、アキユムレータ回
路内部に半波整流回路を設けることによつて、特
別な装置を必要とせずに、利得制御の放棄と回復
を連続的に行える利得制御装置を提供することを
目的としている。
去するためになされたもので、アキユムレータ回
路内部に半波整流回路を設けることによつて、特
別な装置を必要とせずに、利得制御の放棄と回復
を連続的に行える利得制御装置を提供することを
目的としている。
第２図に本発明の一実施例を示す。以下第２図
について説明する。図において、１は入力信号を
減衰するためのステツプ・アツテネータ、２は前
記ステツプ・アツテネータ１出力をデイジタル信
号に変換するＡ／Ｄコンバータ、３ａは前記Ａ／
Ｄコンバータ２の出力を１／Ｍ（Ｍ：定数）にス
ケーリングする第１のスケーラ、４は前記第１の
スケーラ３ａ出力の絶対値を出力する絶対値回
路、５は前記絶対値回路４出力からスレツシヨル
ド定数Ｋを減算する減算器、６は前記減算器５出
力の積分値を保持するレジスタ、７は前記減算器
５出力と前記レジスタ６出力の和を出力する加算
器、８は前記加算器７出力が正の場合そのまま加
算器７出力を出力し、加算機７出力が負の場合零
を出力し、前記レジスタ６の入力信号として送出
する半波整流回路、３ｂは前記レジスタ６出力を
１／Ｎ（Ｎ：定数）にスケーリングし、前記ステ
ツプ・アツテネータの制御信号として出力する第
２のスケーラである。
について説明する。図において、１は入力信号を
減衰するためのステツプ・アツテネータ、２は前
記ステツプ・アツテネータ１出力をデイジタル信
号に変換するＡ／Ｄコンバータ、３ａは前記Ａ／
Ｄコンバータ２の出力を１／Ｍ（Ｍ：定数）にス
ケーリングする第１のスケーラ、４は前記第１の
スケーラ３ａ出力の絶対値を出力する絶対値回
路、５は前記絶対値回路４出力からスレツシヨル
ド定数Ｋを減算する減算器、６は前記減算器５出
力の積分値を保持するレジスタ、７は前記減算器
５出力と前記レジスタ６出力の和を出力する加算
器、８は前記加算器７出力が正の場合そのまま加
算器７出力を出力し、加算機７出力が負の場合零
を出力し、前記レジスタ６の入力信号として送出
する半波整流回路、３ｂは前記レジスタ６出力を
１／Ｎ（Ｎ：定数）にスケーリングし、前記ステ
ツプ・アツテネータの制御信号として出力する第
２のスケーラである。
次に動作について説明する。ある定常状態から
入力振幅がＭ・Ｋよりも小となつた場合、アキユ
ムレータは−Ｋを積分し続けるがレジスタ６の内
容がＫよりも小さくなると、半波整流回路８の出
力は零となり、レジスタ６出力は零で安定する。
これで自動的に利得制御を放棄したことになる。
この状態で入力振幅がＭ・Ｋよりも大となると再
び自動的に利得制御を回復する。
入力振幅がＭ・Ｋよりも小となつた場合、アキユ
ムレータは−Ｋを積分し続けるがレジスタ６の内
容がＫよりも小さくなると、半波整流回路８の出
力は零となり、レジスタ６出力は零で安定する。
これで自動的に利得制御を放棄したことになる。
この状態で入力振幅がＭ・Ｋよりも大となると再
び自動的に利得制御を回復する。
なお、上記実施例では、アキユムレータ回路に
レジスタを用いたが他の記憶素子も使用できる。
レジスタを用いたが他の記憶素子も使用できる。
以上のように、この発明によれば、アキユムレ
ータ回路内部に半波整流回路を設けることによつ
て、特別な装置無しに、利得制御の放棄と回復を
行い、ハードウエアの減少も実現できるという効
果がある。
ータ回路内部に半波整流回路を設けることによつ
て、特別な装置無しに、利得制御の放棄と回復を
行い、ハードウエアの減少も実現できるという効
果がある。
第１図は従来の利得制御装置を示す図、第２図
は本発明の一実施例を示す図である。 図中、１はステツプ・アツテネータ、２はＡ／
Ｄコンバータ、３はスケーラ、４は絶対値回路、
５は減算器、６はレジスタ、７は加算器、８は半
波整流回路である。なお、図中同一あるいは相当
部分には同一符号を付して示してある。
は本発明の一実施例を示す図である。 図中、１はステツプ・アツテネータ、２はＡ／
Ｄコンバータ、３はスケーラ、４は絶対値回路、
５は減算器、６はレジスタ、７は加算器、８は半
波整流回路である。なお、図中同一あるいは相当
部分には同一符号を付して示してある。
Claims (1)
- １ アナログ入力信号を導入し、デイジタル制御
信号によつて決まる量だけ前記アナログ入力信号
を減衰させるステツプ・アツテネータと、前記ス
テツプ・アツテネータ出力をデイジタル信号に変
換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバー
タ出力を１／Ｍ（Ｍ：定数）にスケーリングする
第１のスケーラと、前記第１のスケーラ出力の絶
対値を出力する絶対値回路と、前記絶対値回路出
力からスレツシヨルド定数を減算し出力する減算
器と、前記減算器出力と積分値を加算する加算器
と前記加算器出力信号が正の場合そのまま加算器
出力信号を出力し、加算器出力信号が負の場合零
を出力する半波整流回路と、前記半波整流回路出
力を前記積分値として保持する記憶素子と、前記
記憶素子出力を１／Ｎ（Ｎ：定数）にスケーリン
グし、前記ステツプ・アツテネータのデイジタル
制御信号として出力する第２のスケーラを備える
ことを特徴とする利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13866184A JPS6118222A (ja) | 1984-07-04 | 1984-07-04 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13866184A JPS6118222A (ja) | 1984-07-04 | 1984-07-04 | 利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118222A JPS6118222A (ja) | 1986-01-27 |
| JPH0220176B2 true JPH0220176B2 (ja) | 1990-05-08 |
Family
ID=15227180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13866184A Granted JPS6118222A (ja) | 1984-07-04 | 1984-07-04 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118222A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958923A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 自動利得制御方式 |
| JPS5958922A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 自動利得制御方式 |
-
1984
- 1984-07-04 JP JP13866184A patent/JPS6118222A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6118222A (ja) | 1986-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |