JPH04278294A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04278294A JPH04278294A JP3039693A JP3969391A JPH04278294A JP H04278294 A JPH04278294 A JP H04278294A JP 3039693 A JP3039693 A JP 3039693A JP 3969391 A JP3969391 A JP 3969391A JP H04278294 A JPH04278294 A JP H04278294A
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- JP
- Japan
- Prior art keywords
- potential
- signal
- latch
- input
- circuit
- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はラッチ信号発生回路に関
する。
する。
【０００２】
【従来の技術】従来のラッチ信号発生回路は、図３に示
されように、ＰＭＯＳトランジスタ７および８と、ＮＭ
ＯＳトランジスタ９〜１１と、インバータ１２と、ラッ
チ回路１３と、遅延回路１４とを備えて構成される。
されように、ＰＭＯＳトランジスタ７および８と、ＮＭ
ＯＳトランジスタ９〜１１と、インバータ１２と、ラッ
チ回路１３と、遅延回路１４とを備えて構成される。
【０００３】図３において、端子５６より入力されるセ
ンスアンプ選択信号１０８の入力に対応して、ＰＭＯＳ
トランジスタ７および８と、ＮＭＯＳトランジスタ９お
よび１０とにより形成されるセンスアンプが活性化され
、端子５４および５５より入力される入力信号１０６お
よび１０７の差電圧が増幅されて、インバータ１２を経
由し、信号１０９としてラッチ回路１３に入力される。 また、端子５６より入力されるセンスアンプ選択信号１
０８は、遅延回路１４において遅延され、インバータ１
２より出力される信号１０９が確定するまでの時間を待
ってから出力されて、ラッチ信号１１０としてラッチ回
路１３に入力される。このラッチ信号１１０を介して、
信号１０９はラッチ回路１３においてラッチされる。
ンスアンプ選択信号１０８の入力に対応して、ＰＭＯＳ
トランジスタ７および８と、ＮＭＯＳトランジスタ９お
よび１０とにより形成されるセンスアンプが活性化され
、端子５４および５５より入力される入力信号１０６お
よび１０７の差電圧が増幅されて、インバータ１２を経
由し、信号１０９としてラッチ回路１３に入力される。 また、端子５６より入力されるセンスアンプ選択信号１
０８は、遅延回路１４において遅延され、インバータ１
２より出力される信号１０９が確定するまでの時間を待
ってから出力されて、ラッチ信号１１０としてラッチ回
路１３に入力される。このラッチ信号１１０を介して、
信号１０９はラッチ回路１３においてラッチされる。
【０００４】
【発明が解決しようとする課題】上述した従来のラッチ
信号発生回路においては、遅延回路の遅延時間、ならび
にセンスアンプの活性化から信号１０９が確定されるま
での時間が、製造時のバラツキに起因して必ずしも一定
ではなく変化するために、正確にインバータ出力の信号
をラッチすることができない場合が生じるという欠点が
ある。
信号発生回路においては、遅延回路の遅延時間、ならび
にセンスアンプの活性化から信号１０９が確定されるま
での時間が、製造時のバラツキに起因して必ずしも一定
ではなく変化するために、正確にインバータ出力の信号
をラッチすることができない場合が生じるという欠点が
ある。
【０００５】
【課題を解決するための手段】本発明のラッチ信号発生
回路は、一対のＮＭＯＳトランジスタにより形成される
差動増幅器における相互の共通ソース接続点の電位を検
知し、前記接続点の電位が所定の規定値となる時点にお
いて、所定のラッチ信号を出力するレベル検知回路を備
えて構成される。
回路は、一対のＮＭＯＳトランジスタにより形成される
差動増幅器における相互の共通ソース接続点の電位を検
知し、前記接続点の電位が所定の規定値となる時点にお
いて、所定のラッチ信号を出力するレベル検知回路を備
えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１および２と、ＮＭＯＳトランジスタ３〜
５と、インバータ６と、ラッチ回路７と、レベル検知回
路８とを備えて構成される。
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１および２と、ＮＭＯＳトランジスタ３〜
５と、インバータ６と、ラッチ回路７と、レベル検知回
路８とを備えて構成される。
【０００８】また、図２（ａ），（ｂ），（ｃ），（ｄ
）および（ｅ）は、本実施例における各信号および電位
レベル等を示すタイミングチャートで、それぞれ、入力
信号１０１および１０２、センスアンプ選択信号１０３
、節点ＡおよびＢにおける電位、信号１０４およびラッ
チ信号１０５を示している。
）および（ｅ）は、本実施例における各信号および電位
レベル等を示すタイミングチャートで、それぞれ、入力
信号１０１および１０２、センスアンプ選択信号１０３
、節点ＡおよびＢにおける電位、信号１０４およびラッ
チ信号１０５を示している。
【０００９】図１において、端子５１および５２より入
力される入力信号１０１および１０２のレベルを、説明
の便宜上、それぞれロウレベルおよびハイレベルである
ものとする。端子５３よりセンスアンプ選択信号１０３
が入力され、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４とにより形成されるセンス
アンプが活性化され、端子５１および５２より入力され
る入力信号１０１および１０２の差電圧が増幅されて、
インバータ６を経由し、信号１０４としてラッチ回路７
に入力される。この場合、センスアンプの出力点に対応
する節点Ａの電圧レベルが十分に低い電位となると、こ
れに伴ない節点Ｂの電位も節点Ａの電位低下に追従して
低下する。この節点Ｂの電位が所定の電位に低下すると
、レベル検知回路８からはラッチ信号１０５が発生され
てラッチ回路７に送られる。レベル検知回路８からラッ
チ信号１０５が発生されるために必要な節点Ｂの前記所
定の電位は、節点Ｂの当該電位に対応する節点Ａにおけ
る電位が、インバータ６の動作入力電位よりも低い電位
となるように設定される。これにより、レベル検知回路
８からラッチ信号１０５が出力され、ラッチ信号１０５
がラッチ回路７に入力された後のタイミングにおいて、
インバータ６から信号１０４が出力されてラッチ回路７
に入力される。従って、常に、信号１０４は、ラッチ回
路７において正確にラッチされる。
力される入力信号１０１および１０２のレベルを、説明
の便宜上、それぞれロウレベルおよびハイレベルである
ものとする。端子５３よりセンスアンプ選択信号１０３
が入力され、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４とにより形成されるセンス
アンプが活性化され、端子５１および５２より入力され
る入力信号１０１および１０２の差電圧が増幅されて、
インバータ６を経由し、信号１０４としてラッチ回路７
に入力される。この場合、センスアンプの出力点に対応
する節点Ａの電圧レベルが十分に低い電位となると、こ
れに伴ない節点Ｂの電位も節点Ａの電位低下に追従して
低下する。この節点Ｂの電位が所定の電位に低下すると
、レベル検知回路８からはラッチ信号１０５が発生され
てラッチ回路７に送られる。レベル検知回路８からラッ
チ信号１０５が発生されるために必要な節点Ｂの前記所
定の電位は、節点Ｂの当該電位に対応する節点Ａにおけ
る電位が、インバータ６の動作入力電位よりも低い電位
となるように設定される。これにより、レベル検知回路
８からラッチ信号１０５が出力され、ラッチ信号１０５
がラッチ回路７に入力された後のタイミングにおいて、
インバータ６から信号１０４が出力されてラッチ回路７
に入力される。従って、常に、信号１０４は、ラッチ回
路７において正確にラッチされる。
【００１０】
【発明の効果】以上説明したように、本発明は、センス
アンプを構成するＮＭＯＳトランジスタにおけるソース
の共通接続点の電位を入力とし、所定のラッチ信号を出
力するレベル検知回路を備え、前記レベル検知回路が作
動してラッチ信号を出力するタイミングを、前記レベル
検知回路に対する入力電位レベルを規定し調整すること
により、製造上のバラツキによるラッチ回路における誤
動作を排除することができるという効果がある。
アンプを構成するＮＭＯＳトランジスタにおけるソース
の共通接続点の電位を入力とし、所定のラッチ信号を出
力するレベル検知回路を備え、前記レベル検知回路が作
動してラッチ信号を出力するタイミングを、前記レベル
検知回路に対する入力電位レベルを規定し調整すること
により、製造上のバラツキによるラッチ回路における誤
動作を排除することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における各信号のタイミング図である
。
。
【図３】従来例を示すブロック図である。
１，２，７，８ ＰＭＯＳトランジスタ３〜５，
９〜１１ ＮＭＯＳトランジスタ６，１２
インバータ
９〜１１ ＮＭＯＳトランジスタ６，１２
インバータ
Claims (1)
- 【請求項１】 一対のＮＭＯＳトランジスタにより形
成される差動増幅器における相互の共通ソース接続点の
電位を検知し、前記接続点の電位が所定の規定値となる
時点において、所定のラッチ信号を出力するレベル検知
回路を備えることを特徴とするラッチ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039693A JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039693A JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278294A true JPH04278294A (ja) | 1992-10-02 |
| JP3057780B2 JP3057780B2 (ja) | 2000-07-04 |
Family
ID=12560122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039693A Expired - Lifetime JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057780B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH02236896A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | メモリ回路 |
-
1991
- 1991-03-06 JP JP3039693A patent/JP3057780B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH02236896A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3057780B2 (ja) | 2000-07-04 |
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