JPH02201951A

JPH02201951A - メモリセル

Info

Publication number: JPH02201951A
Application number: JP1021713A
Authority: JP
Inventors: Masaya Kabasawa; 椛澤　正哉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリセルに関し、特にダイナミック形メ
モリ（以下、ＤＲＡＭという）に関するものである。

〔従来の技術〕

第３図は従来のＤＲＡＭに用いるスタックド構造のメモ
リセルを示す断面図である。図において、１はＰ型シリ
コン基板、２は素子間分離のためのフィールド酸化膜、
３は電界効果トランジスタ（以下、ＦＥＴという）のソ
ース・ドレイン領域、４はＦＥＴのゲート酸化膜、５は
多結晶シリコン膜（以下、Ｐｏ１ｉ−８ｉ膜という）で
構成されたＦＥＴのゲート電極、６はメモリキャパシタ
の第１電極となるＰｏ１ｉ−８ｉ膜、７はメモリキャパ
シタとなる絶縁膜としてのシリコン酸化膜ｃ以下、Ｓ　
ｒ　ＯＬ膜という）、８はメモリキャパシタの第２電極
となるＰｏ１ｉ−８ｉ膜、９はＦＥＴおよびメモリキャ
パシタを保護するための絶縁膜、１０は配線をするため
のアルミニューム膿（以下、Ａ）膜という）である。

この第３図で示すメモリセルの動作については、一般的
に良く知られているので、その説明は省略する。

（発明が解決しようとする課題〕従来のＤＲＡＭに用いられるメモリセルは上記のように
構成されているが、高集積化の要望に伴い５ｉＯｚ膜７
を介した第１、第２電極間の対向面積（すなわち、Ｐｏ
１ｉ−８ｉ膜６，８間の対向面積）を大きくすることが
困難になり、メモリキャパシタとして充分な容量を得る
ことが困難になる問題があった。

この発明は上記のような問題点を解決するためになされ
たもので、高集積化に際してメモリキャパシタとして充
分な容量を確保できるメモリセルを提供することを目的
とする。

〔課題を解決するための手段〕

この発明に係るメモリセルは、メモリキャパシタの第２
電極となる第２の導電体膜（ｐｏｌｉ−３ｉｌｌ！ｉ！
８）の上層を酸化してメモリキャパシタとなる第２の絶
縁膜（Ｓ！Ｏｚ膜７ｂ）を形成し、その上層に第１電極
となる第１の導電体膜（ＳＯｚＭＡ６ａ）に電気的に接
続するように第３の導電体膜（Ｐｏｌｉ−８ｉ膜６ｂ）
を形成し、メモリキャパシタの第２電極の上層の絶縁Ｉ
ＩＩ（Ｓｉｆｔ膜７ｂ）と下層の絶縁１１Ｊｉ（ＳｉＣ
）ｚ膜７ａ＞の両方をメリキャパシタの容ｉとするよう
に構成されている。

（作用）この発明におけるメモリセルの第２ｆｆｉｍ（１）。

１ｉ−８ｉｌｌＱ８）の上層および下層には、メモリキ
ャパシタどなる第１．第２の絶縁１１Ｑ（ＳｉＯｚ＊７
ａ、７ｂ）が形成されているため、メモリキャパシタの
面積が約２倍になり、容量が約２倍に増加する。

〔実施例〕

第１図はこの発明の一実施例であるＤ　ＲＡ　Ｍのメモ
リセルの断面図である。同図において、１〜５．９〜１
０は従来と同じであるので説明は省略する。

この実施例のメモリセルは、従来と異なり、第１電極６
が２層のＰｏ１ｉ−３ｉ膜６ａ（第１の導電体ＷＡ）、
６ｂ（第３の導電体ＷＡ）により構成されている。また
、メモリキャパシタとなる５ＩＣｈ　ＩＩＱ　（絶縁膜
）７が第２の電極を構成するＰｏｌｉ−３ｉ＃８の上層
と下層に７ａ（第１の絶縁膜）、７ｂ（第２の絶縁膜）
として形成されている。

第２図（ａ）〜（ｄ）は、第１図で示したメモリセルの
製造工程を示す断面図である。以下、同図を用いてその
製造フローを説明する。

まず、Ｐ型シリコン基板１上に既知の方法により３．４
．５からなるＦＥＴを形成した後、同図（ａ）に示すよ
うに、ゲート電極５の上層とＦＥＴのソース・ドレイン
領域３の一部に絶縁膜９ａを形成する。そして、ソース
・ドレイン領域３上の絶縁１１Ｑ９ａが形成されていな
い領域上にＰｏｔｉ−３ｉＷＡ６ａを形成し、その表面
を酸化して５１０２膜７ａを形成する。

次に、同図（ｂ）に示すように、ＳｉＯ２膜７ａの上層
にＰｏ　Ｉ　ｉ　−３ｉＩｇｉ８を形成し、この膜８上
にレジスト１１を塗布し、該レジスト１１を図示のよう
に写真製版技術によって所望の形状にパターニングする
。そして、パターニングされたレジスト１１をマスクと
してＰｏ１ｉ−８ｉ膜８に対してエツチングを施す。そ
の後、同図（Ｃ）に示ずようにＰｏ１ｉ−３ｉ膜８の表
面を酸化してＳ！Ｏｚ膜７ｂを形成する。

次に、同図（ｄ）に示すように、５ｉＯｚｌｌ＜ｉ７ｂ
の上層にＰｏ　Ｉ　ｉ　−３１ｆｌａ６ｂを形成し、こ
のＰｏ１ｉ−８ｉ膜６ｂ上にレジスト１２を塗布し、該
レジスト１２を図示のように写真製版技術によって所望
の形状にパターニングする。このようにしてＰｏ１ｉ−
３ｉ膜６ａとＰｏ１ｉ−３ｉ膜６ｂを電気的に接続する
ようにしてメモリキャパシタの第１の電極を形成する。

このようにして形成された第１の電極であるＰｏ　Ｉ　
ｉ　−３１ｌｌＱ６ａ。

６ｂおよび５ｉＯｚ膜７ａ、７ｂおよび第２の電極であ
るＰｏ　Ｉ　ｉ　−８＋ｌ１８とによりメモリキャパシ
タを構成する。そして全体を絶縁膜９ｂで覆うことによ
り、絶縁＠９ａ、９ｂを一体化した第１図に示すような
絶縁！１９９が形成される。そして、この絶縁膜９のう
ち、ソース・ドレイン領域３上に存在する部分の一部に
コンタクトホール１３を第１図に示すように形成し、こ
のコンタクトホール１３を通してＡｊ膜１ｏを形成する
ことにより、第１図に示す構造のメモリセルが製造され
る。

このようにこの実施例においては、第２電極となるＰｏ
　Ｉ　ｉ　−８ｉＭ８の上層と下層の両方にメモリキャ
パシタとなる５ｉＯｚｌｌＡ７ａ、７ｂを形成したため
、５ｉＯｚ膜７ｂの分だけメモリキャパシタとなる面積
が増加する。従って、集積度が同じでも、従来に比べて
キャパシタ容量を約２倍に増加させることができる。

なお、この実施例では、メモリキャパシタの電極として
ポリシリコン膜を用いたが、他の導電体に代用が可能で
ある。

さらに、メモリキャパシタの絶縁膜として５ｉ０２　Ｄ
Ｉを用いたが、５ｉＯｚ膜と窒化膜等信の素材との組合
せで絶縁膜を形成してもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、メモリキャパシ
タの第２の電極の上層と下層の両方にメモリキャパシタ
となる絶縁膜を形成しているため、同一集積度であって
もキャパシタとしての容量が増加し、充分に機能する容
量を確保することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるメモリセルの断面図
、第２図（ａ）〜（ｄ）は第１図で示したメモリセルの
製造工程を示す断面図、第３図は従来のメモリセルの構
造を示す断面図である。１・・・Ｐ形シリコン晶板、２・・・フィールド酸化膜
、３・・・ソース・ドレイイン領域、４・・・ゲート酸
化膜、５・・・ゲート電極、６，６ａ、６ｂ・・・第１
電極となる多結晶シリコン膜（ｐｏ　Ｉ　ｉ　−３ｉ膜
）、７゜７ａ、７ｂ−・・シリコン酸化ＩＩＩ（Ｓ　ｉ
ｏｚ　ＩＩ）　、８・・・第２電極となる多結晶シリコ
ン膜（ｏｏｌｉ−３ｉｌｌｌ）、９・・・絶縁膜、１０
・・・アルミニューム膜（Ａｊｌｌｌ）。なお、図中同一符号は、同一または相当部分を示す。代理人　　大君　増雄（ほか２名）図１・・・Ｐ形シリコン基板、２・・・フィールド酸化膜
３−・・ソース・ドレイン領域、４・−・ゲート酸化膜
５・・・ゲート電極６ａ、６ｂ−多結晶シリコン膜（ｐｏｌｉ−５ｉ膜）７
ａ、７ｂ・・・シリコン酸化膜（Ｓｉｎ、膜）８・・・
多結晶シリコン膜（ｐｏｌｉ−３ｉ膜）９・・−絶縁膜
、１０・・・アルミニューム膜（ＡＪ膜）１３・・・コ
ンタクトホール１・・・Ｐ形シリコン基板、２・・・フィールド酸化膜
３・・・ソース・ドレイン領域、４・・・ゲート酸化膜
５・・・ゲート電極６ａ、６ｂ−多結晶シリコン１ｌＩ（ｐｏｌｉ−３ｉ膜
）７ａ、７ｂ・・・シリコン酸化膜（ＳｉＯ！膜）８・
−多結晶シリコン膜（ｐ　ｏ　ｌ　ｉ−３ｉ膜）９ａ・
・絶ａＳ、１２・・・レジスト第３図

Claims

【特許請求の範囲】

シリコン基板上に形成された電界効果トランジスタのソ
ースまたはドレイン領域と電気的に接続されたメモリキ
ャパシタの第１電極となる第１の導電体膜の上層に、メ
モリキャパシタとなる第１の絶縁膜とメモリキャパシタ
の第２電極となる第２の導電体膜を積層して成るメモリ
セルにおいて、前記第２電極となる第２の導電体膜の上
層を酸化することによりメモリキャパシタとなる第２の
絶縁膜を形成し、その上層に前記第１電極となる第１の
導電体膜と電気的に接続される第３の導電体膜を形成し
て成るメモリセル。