JPH02202049A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02202049A JPH02202049A JP1021676A JP2167689A JPH02202049A JP H02202049 A JPH02202049 A JP H02202049A JP 1021676 A JP1021676 A JP 1021676A JP 2167689 A JP2167689 A JP 2167689A JP H02202049 A JPH02202049 A JP H02202049A
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- JP
- Japan
- Prior art keywords
- capacitor
- wire
- semiconductor
- vcc
- pad
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
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- Die Bonding (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高集積メモリーなどの半導体集積回路の収納
パッケージに関するものである。
パッケージに関するものである。
第３図は従来のＥＰＲＯＭ用の半導体パッケージの斜視
図である。図において、１１）にＶｃｃ を源用ＩＪ
−ド端子、（２）はＧＮＤ電源用リード端子、（３）は
データ人出力端子、（４）はアドレス入力端子、（ｂ）
はセラミック７タ材、（６）はセラミック基板、１７）
は封着用ガラスである。セラミック基板＋８１及び封着
用ガラス（７）を併せてパッケージ本体θ＆と呼ぶこと
にする。
図である。図において、１１）にＶｃｃ を源用ＩＪ
−ド端子、（２）はＧＮＤ電源用リード端子、（３）は
データ人出力端子、（４）はアドレス入力端子、（ｂ）
はセラミック７タ材、（６）はセラミック基板、１７）
は封着用ガラスである。セラミック基板＋８１及び封着
用ガラス（７）を併せてパッケージ本体θ＆と呼ぶこと
にする。
第４図は第３図の半導体パッケージにおいて、セラミッ
ク・フタ材（５）を取り外した状態の上面図を示す。
ク・フタ材（５）を取り外した状態の上面図を示す。
図において、（８）はＶｃｃパッド、（９１はＧＮＤパ
ッド、（ｌＯ）は半導体チップ、（１１＋はｖｃｃ電源
用リード端子＋１１とＶＣＣバッド（８）を接続するＡ
ｊワイヤ、α力はＧＮＤｔ源用リード端子（２）とＧＮ
Ｄバッド（９）を接続するＡＬワイヤ、０３１は半導体
チップ（１ωを載せるダイパッドである。
ッド、（ｌＯ）は半導体チップ、（１１＋はｖｃｃ電源
用リード端子＋１１とＶＣＣバッド（８）を接続するＡ
ｊワイヤ、α力はＧＮＤｔ源用リード端子（２）とＧＮ
Ｄバッド（９）を接続するＡＬワイヤ、０３１は半導体
チップ（１ωを載せるダイパッドである。
次に動作について説明する。第４図に示すように、セラ
ミック基材（６）に所定の配置のリード端子を形成する
。次にセラミック基材（６）の中央部にダイパッド（Ｉ
（至）を設け、その上に半導体チップ（１０１をポンデ
ィングする。更に半導体チップ（１０）上に設けられた
パッドと対応する内部リード端子間をＡＬ線ポンディン
グすることにより接続する。その後、セラミック・フタ
材＋５１を封着し、外部リード端子部をめっきした後、
所定の寸法に切断加工することにより、半導体チップ（
ｌＯ）はパッケージに収納される。
ミック基材（６）に所定の配置のリード端子を形成する
。次にセラミック基材（６）の中央部にダイパッド（Ｉ
（至）を設け、その上に半導体チップ（１０１をポンデ
ィングする。更に半導体チップ（１０）上に設けられた
パッドと対応する内部リード端子間をＡＬ線ポンディン
グすることにより接続する。その後、セラミック・フタ
材＋５１を封着し、外部リード端子部をめっきした後、
所定の寸法に切断加工することにより、半導体チップ（
ｌＯ）はパッケージに収納される。
従来の半導体パッケージは以上のように構成されている
ので％Ｖｃｃノイズに対する保護手段として半導体チッ
プ上のＶｃｃ −ＧＮＤ間にコンデンサを形成するなど
しているが、容量が限られておりノイズによるラッチア
ップが発生するなどの問題があった。
ので％Ｖｃｃノイズに対する保護手段として半導体チッ
プ上のＶｃｃ −ＧＮＤ間にコンデンサを形成するなど
しているが、容量が限られておりノイズによるラッチア
ップが発生するなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶素子のＶＣＣノイズを低減し、安
定な動作を行い得ることを目的とするＯ 〔課題を解決するための手段〕 この発明に係る半導体パッケージは、パッケージ内部の
半導体チップのＶＣＣパッドと内部リード端子の間のダ
イパッド上にコンデンサを設け、ｖｃｃ−ＧＮＤＮ客間
となるようＡＬワイヤで配線し、ポンディングしたもの
である。
たもので、半導体記憶素子のＶＣＣノイズを低減し、安
定な動作を行い得ることを目的とするＯ 〔課題を解決するための手段〕 この発明に係る半導体パッケージは、パッケージ内部の
半導体チップのＶＣＣパッドと内部リード端子の間のダ
イパッド上にコンデンサを設け、ｖｃｃ−ＧＮＤＮ客間
となるようＡＬワイヤで配線し、ポンディングしたもの
である。
半導体パッケージ内部の半導体チップとは別に、ダイパ
ッド上にコンデンサを設けることにより半導体チップ上
に形成可能なコンデンサより容量を大きくできる。また
半導体チップの外でノイズを吸収するので半導体チップ
に及ぼす影響が小さい。
ッド上にコンデンサを設けることにより半導体チップ上
に形成可能なコンデンサより容量を大きくできる。また
半導体チップの外でノイズを吸収するので半導体チップ
に及ぼす影響が小さい。
以下、この発明の一実施例を図について説明する。第１
図は半導体装置においてセラミックフタ材を取外した状
態を示す上面図、第２図は第１図のＸ−Ｘにおける断面
図である。
図は半導体装置においてセラミックフタ材を取外した状
態を示す上面図、第２図は第１図のＸ−Ｘにおける断面
図である。
図において、＋１１〜（４１、１８１、＋８１〜（＋０
１ 、 ＋１２１ 、０３１１’；を第３図及び第４図
の従来例に示したものと同等であるので説明を省略する
。（１４１はＶｃｃ を源用リード端子［１１とコンデ
ンサ０７１を接続するＡｊワイヤ、 １，１５１はコン
デンサ（ｌηとＶＣＣパッド（８）を接続するＡｊワイ
ヤ、 ０６）はダイパッド０謙とＧＮＤ ｉ［源用リー
ド端子（２）を接続するＡｊワイヤ、ａ′７）はコンデ
ンサである。
１ 、 ＋１２１ 、０３１１’；を第３図及び第４図
の従来例に示したものと同等であるので説明を省略する
。（１４１はＶｃｃ を源用リード端子［１１とコンデ
ンサ０７１を接続するＡｊワイヤ、 １，１５１はコン
デンサ（ｌηとＶＣＣパッド（８）を接続するＡｊワイ
ヤ、 ０６）はダイパッド０謙とＧＮＤ ｉ［源用リー
ド端子（２）を接続するＡｊワイヤ、ａ′７）はコンデ
ンサである。
次に動作について説明する。
第１図に示すように、セラミック基板１６）の所定の配
置のリード端子を形成する。次にセラミック基材（６）
の中央部にダイパッドＱ３１を設け、その上に半導体チ
ップｌｏｔ 、コンデンサ（ｌηをポンディングする０
そして半導体パッケージ内部のＶｃｃｗＬ源用リード端
すｆｉ＋よりコンデンサ（ｌηにＶｃｃｌｊＨｆｉｉ用
リード端子とコンデンサを接続するＡＪワイヤ０４１に
よりワイヤポンドし、更にコンデンサＱ？’ｌよすｖｃ
ｃパッド（８）にコンデンサとＶＣＣパッドを接続する
Ａｊワイヤ０５）によりワイヤポンドを行う。更に半導
体チップ（１０１上に設けられたパッドと対応する内部
ＩＪ ＋＋ｍド端子間をＡｊｆｌ！ホンディングするこ
とにより接続する。併せてＧＮＤ電源用リード端子（２
）よりダイパッド（１３１にダイパッドとＧＮＤ ｔ７
１用リード端子を接続するＡ！ワイヤ（１６１によりワ
イヤポンドを行う。
置のリード端子を形成する。次にセラミック基材（６）
の中央部にダイパッドＱ３１を設け、その上に半導体チ
ップｌｏｔ 、コンデンサ（ｌηをポンディングする０
そして半導体パッケージ内部のＶｃｃｗＬ源用リード端
すｆｉ＋よりコンデンサ（ｌηにＶｃｃｌｊＨｆｉｉ用
リード端子とコンデンサを接続するＡＪワイヤ０４１に
よりワイヤポンドし、更にコンデンサＱ？’ｌよすｖｃ
ｃパッド（８）にコンデンサとＶＣＣパッドを接続する
Ａｊワイヤ０５）によりワイヤポンドを行う。更に半導
体チップ（１０１上に設けられたパッドと対応する内部
ＩＪ ＋＋ｍド端子間をＡｊｆｌ！ホンディングするこ
とにより接続する。併せてＧＮＤ電源用リード端子（２
）よりダイパッド（１３１にダイパッドとＧＮＤ ｔ７
１用リード端子を接続するＡ！ワイヤ（１６１によりワ
イヤポンドを行う。
その後セラミック・フタ材（５）を封着し外部リード端
子部をめつきした後、所定の寸法に切断加工することに
より、半導体チップ（ｌＯ）は半導体パッケージに収納
される。
子部をめつきした後、所定の寸法に切断加工することに
より、半導体チップ（ｌＯ）は半導体パッケージに収納
される。
なお、上記実施例では、ＥＰＲＯＭのセラミックパッケ
ージについて説明を行ったが、他の半導体装置やメタル
あるいはプラスチックを用いた半導体パッケージについ
ても同様の効果を奏する。
ージについて説明を行ったが、他の半導体装置やメタル
あるいはプラスチックを用いた半導体パッケージについ
ても同様の効果を奏する。
以上のように、この発明によれば、半導体パッケージ内
のダイパッド上にコンデンサを設ケ、■ｃｃ−ＧＮＤ間
に配線することにより、半導体内部の電源ノイズの影辱
を低減し動作の安定した信頼性の高い半導体装置を得る
効果がある。
のダイパッド上にコンデンサを設ケ、■ｃｃ−ＧＮＤ間
に配線することにより、半導体内部の電源ノイズの影辱
を低減し動作の安定した信頼性の高い半導体装置を得る
効果がある。
第１図はこの発明の一実施例による半導体装置において
、セラミックフタ材を取り外した状態を示す上面図、第
２図は第１図のＸ−Ｘにおける断面図、第３図は従来の
ＥＰＲＯＭ用の半導体パッケージを示す斜視図、第４図
は第３図の半導体パッケージにおいてセラミックフタ材
を取り外した状態の上面図である。 図において、（１）はＶＣＣ電源用リード端子、（２）
はＧＮＤ ｉ源用リード端子、（３）はデータ入出力リ
ード端子、（４）はアドレス入力端子、＋６１ｄセラミ
ツク基材、”＋８１はＶＣＣパッド、（９）はＧＮＤパ
ッド、 （１０１は半導体チップ、Ｑ２１Ｕ ＧＮＤ
を源用リード端子とＧＮＤハツトを接続するＡＬワイヤ
、（１３）はダイパッド、（１４）はＶｃｃＭ、ｊｊｊ
ｉ用リード端子とコンデンサを接続するＡ１ワイヤ、０
５）はコンデンサとｖｃｃパッドを接続するＡ１ワイヤ
、（＋６）はダイパッドとＧＮＤ ｉｉ源用リード端子
を接続するＡ１ワイヤ、Ｑηはコンデンサである。 なお、図中、同一符号は同一、又は相当部分を示す。
、セラミックフタ材を取り外した状態を示す上面図、第
２図は第１図のＸ−Ｘにおける断面図、第３図は従来の
ＥＰＲＯＭ用の半導体パッケージを示す斜視図、第４図
は第３図の半導体パッケージにおいてセラミックフタ材
を取り外した状態の上面図である。 図において、（１）はＶＣＣ電源用リード端子、（２）
はＧＮＤ ｉ源用リード端子、（３）はデータ入出力リ
ード端子、（４）はアドレス入力端子、＋６１ｄセラミ
ツク基材、”＋８１はＶＣＣパッド、（９）はＧＮＤパ
ッド、 （１０１は半導体チップ、Ｑ２１Ｕ ＧＮＤ
を源用リード端子とＧＮＤハツトを接続するＡＬワイヤ
、（１３）はダイパッド、（１４）はＶｃｃＭ、ｊｊｊ
ｉ用リード端子とコンデンサを接続するＡ１ワイヤ、０
５）はコンデンサとｖｃｃパッドを接続するＡ１ワイヤ
、（＋６）はダイパッドとＧＮＤ ｉｉ源用リード端子
を接続するＡ１ワイヤ、Ｑηはコンデンサである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体素子を収納するパッケージにおいて、パッケージ
内部で半導体チップと外部導出リード端子の間のダイパ
ッド上にコンデンサを設け配線したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021676A JPH02202049A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021676A JPH02202049A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202049A true JPH02202049A (ja) | 1990-08-10 |
Family
ID=12061661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021676A Pending JPH02202049A (ja) | 1989-01-31 | 1989-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761049A (en) * | 1994-09-19 | 1998-06-02 | Hitachi, Ltd. | Inductance cancelled condenser implemented apparatus |
| DE19847175A1 (de) * | 1998-10-14 | 2000-04-20 | Zentr Mikroelekt Dresden Gmbh | Integrierte Speicherschaltungsanordnung |
-
1989
- 1989-01-31 JP JP1021676A patent/JPH02202049A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761049A (en) * | 1994-09-19 | 1998-06-02 | Hitachi, Ltd. | Inductance cancelled condenser implemented apparatus |
| DE19847175A1 (de) * | 1998-10-14 | 2000-04-20 | Zentr Mikroelekt Dresden Gmbh | Integrierte Speicherschaltungsanordnung |
| US6185124B1 (en) | 1998-10-14 | 2001-02-06 | Zentrum Mikroelektronik Dresden Gmbh | Storage circuit apparatus |
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