JPH02203286A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
- Publication number
- JPH02203286A JPH02203286A JP1024334A JP2433489A JPH02203286A JP H02203286 A JPH02203286 A JP H02203286A JP 1024334 A JP1024334 A JP 1024334A JP 2433489 A JP2433489 A JP 2433489A JP H02203286 A JPH02203286 A JP H02203286A
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- JP
- Japan
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- substrate
- circuit
- voltage
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置のバーン・イン試験方法に関す
るものである０ 〔従来の技術〕 従来のバーン・イン試験においては、電源電圧を高くす
ることによってのみ、デバイスに電気的ストレスを掛け
、それによってデバイスの初期不良のりジエクトを行な
っている０ 〔発明が解決しようとする課題〕 従来の半導体装置のバーンイン試験方法は上記のように
行っていたので、被試験半導体装置の各部絶縁膜の耐圧
、ウェルとチャネルのジャンクション耐圧などのチエツ
クは行えたが、基板とウェル、基板とチャネルのジャン
クションの耐圧のチエツクは、与えた電源電圧の範囲で
しか行えず、十分に試験が行えな−（電源電圧を高くし
過ぎると、正常なデバイスを破壊してしまう）という問
題があつ九。
るものである０ 〔従来の技術〕 従来のバーン・イン試験においては、電源電圧を高くす
ることによってのみ、デバイスに電気的ストレスを掛け
、それによってデバイスの初期不良のりジエクトを行な
っている０ 〔発明が解決しようとする課題〕 従来の半導体装置のバーンイン試験方法は上記のように
行っていたので、被試験半導体装置の各部絶縁膜の耐圧
、ウェルとチャネルのジャンクション耐圧などのチエツ
クは行えたが、基板とウェル、基板とチャネルのジャン
クションの耐圧のチエツクは、与えた電源電圧の範囲で
しか行えず、十分に試験が行えな−（電源電圧を高くし
過ぎると、正常なデバイスを破壊してしまう）という問
題があつ九。
この発明は、上記のような問題を解決するためになされ
たもので、バーンイン試験において、基板とウェル、基
板とチャネルのジャンクション耐圧のチエツクも行える
半導体装置の試験方法を提供するものである◇ 〔課題を解決するための手段〕 この発明に係る半導体装置の試験方法は、基板電位を、
バーンイン試験時のみ、通常動作時よりも深くするよう
にしたものである０ 〔作用〕 この発明に係る半導体装置の試験方法は、基板電位をバ
ーンイン試験時のみ深くシ、基板とウェル、基板トチャ
ネルのジャンクション耐圧のチェックを行えるようにす
る０ 〔実施例〕 第１図は、この発明の一実施例による半導体装置のバー
ンイン試験の回路図である０この実施例は、チップ内部
に特別に回路を設けて、上記目的を実現する方法の例で
ある。図において、（１）は、ドレインとゲートが電源
端子（６）Ｋ接続され、ソースがツートムに接続され九
Ｎ−ｏｈトランジスタ（１１）、ドレイン（ｔたはソー
ス）を ゲートがノードＡに接続され、ソース（ｔたは
ドレイン）がノードＢに接続され九Ｎ−ｏｈトランジス
タ（１１））、ドレインとゲートが電源端子（６）に接
続され、ソースがノードＢＫ接続され九Ｎ−ｏｈ）ラン
ジスタ（ｌｏ入一方がノードＡに接続され、他方がパル
ス信号入力端子（７）に接続されたコンデンサ（ｉｌｌ
）％一方がノードＢに接続され他方が接地端子に接続さ
れたコンデンサ（ｌ・）から成る電圧倍加回路であるｏ
（２）は、ドレイン（あるいはソース）が電源端子（６
）に接続され、ソース（あるいはドレイン）がノードａ
に接続され、ゲートに切り変え信号工ｍｏが入力される
Ｎ−０ｈ）ランジスタ（２ａ）から成る切り変え回路で
ある。（３）はリング発振回路、（４）はドライバー回
路、（５）はチャージポンプ回路である。リング発振回
路（３）、ドライバー回路（４）、チャージポンプ回路
（５）から成る回路は通常（従来）の基板電圧発生回路
である。第２図は第１図のバーンイン試験の回路におい
て通常動作時の各部波形を示す波形図、第３図は第１図
のバーンイン試験の回路において、バーンイン時の各部
波形を示す波形図、第４図は第１図のバーンイン試験の
回路における電圧倍加回路（１）の動作を示す波形図で
ある。
たもので、バーンイン試験において、基板とウェル、基
板とチャネルのジャンクション耐圧のチエツクも行える
半導体装置の試験方法を提供するものである◇ 〔課題を解決するための手段〕 この発明に係る半導体装置の試験方法は、基板電位を、
バーンイン試験時のみ、通常動作時よりも深くするよう
にしたものである０ 〔作用〕 この発明に係る半導体装置の試験方法は、基板電位をバ
ーンイン試験時のみ深くシ、基板とウェル、基板トチャ
ネルのジャンクション耐圧のチェックを行えるようにす
る０ 〔実施例〕 第１図は、この発明の一実施例による半導体装置のバー
ンイン試験の回路図である０この実施例は、チップ内部
に特別に回路を設けて、上記目的を実現する方法の例で
ある。図において、（１）は、ドレインとゲートが電源
端子（６）Ｋ接続され、ソースがツートムに接続され九
Ｎ−ｏｈトランジスタ（１１）、ドレイン（ｔたはソー
ス）を ゲートがノードＡに接続され、ソース（ｔたは
ドレイン）がノードＢに接続され九Ｎ−ｏｈトランジス
タ（１１））、ドレインとゲートが電源端子（６）に接
続され、ソースがノードＢＫ接続され九Ｎ−ｏｈ）ラン
ジスタ（ｌｏ入一方がノードＡに接続され、他方がパル
ス信号入力端子（７）に接続されたコンデンサ（ｉｌｌ
）％一方がノードＢに接続され他方が接地端子に接続さ
れたコンデンサ（ｌ・）から成る電圧倍加回路であるｏ
（２）は、ドレイン（あるいはソース）が電源端子（６
）に接続され、ソース（あるいはドレイン）がノードａ
に接続され、ゲートに切り変え信号工ｍｏが入力される
Ｎ−０ｈ）ランジスタ（２ａ）から成る切り変え回路で
ある。（３）はリング発振回路、（４）はドライバー回
路、（５）はチャージポンプ回路である。リング発振回
路（３）、ドライバー回路（４）、チャージポンプ回路
（５）から成る回路は通常（従来）の基板電圧発生回路
である。第２図は第１図のバーンイン試験の回路におい
て通常動作時の各部波形を示す波形図、第３図は第１図
のバーンイン試験の回路において、バーンイン時の各部
波形を示す波形図、第４図は第１図のバーンイン試験の
回路における電圧倍加回路（１）の動作を示す波形図で
ある。
次に動作について説明する。
上記のように構成された半導体装置の試験回路において
、第２図に示すように、通常動作時には、信号工ｎｏが
ＬＯＷ状態となシ切シ変先回路（２）のＮ −ｏｈ）ラ
ンジスタ（２′ｂ）がＯＮＬ、基板電圧発生回路のノー
ド０（電源端子）には、電源電圧Ｖｏｏが加わっている
。
、第２図に示すように、通常動作時には、信号工ｎｏが
ＬＯＷ状態となシ切シ変先回路（２）のＮ −ｏｈ）ラ
ンジスタ（２′ｂ）がＯＮＬ、基板電圧発生回路のノー
ド０（電源端子）には、電源電圧Ｖｏｏが加わっている
。
バーンイン時には、第３図に示すように、信号工ｓｏが
Ｈ１ｇｈ状態となり、切り変え回路（２）のＮ−ｏｈト
ランジスタ（２＆）がＯＮＬ、基板電圧発生回路のノー
ド０（電源端子）には、電圧倍加回路（１）からの出力
（通常の電源電圧（Ｔｅａ）よシ高い電圧）が加わる０
基板電圧は、電源電圧（ｖｏｏ）の大きさに比例するた
め、通常より、深い基板電圧が発生することになる。第
４図に示すごとく電圧倍加回路（１）のパルス信号入力
端子（７）には、パルス電圧φが加えられ、ノードＡの
電位は図のようなパルス波形となり、ノード１の電位は
電源電圧Ｗｏｏより高い電圧となる。
Ｈ１ｇｈ状態となり、切り変え回路（２）のＮ−ｏｈト
ランジスタ（２＆）がＯＮＬ、基板電圧発生回路のノー
ド０（電源端子）には、電圧倍加回路（１）からの出力
（通常の電源電圧（Ｔｅａ）よシ高い電圧）が加わる０
基板電圧は、電源電圧（ｖｏｏ）の大きさに比例するた
め、通常より、深い基板電圧が発生することになる。第
４図に示すごとく電圧倍加回路（１）のパルス信号入力
端子（７）には、パルス電圧φが加えられ、ノードＡの
電位は図のようなパルス波形となり、ノード１の電位は
電源電圧Ｗｏｏより高い電圧となる。
この発明線、以上説明したとおり、バーン・イン時にお
いて、基板電圧を通常より深くすることで、基板とウェ
ル、基板とチャネルのジャンクション耐圧もチエツクで
きるという効果がある。
いて、基板電圧を通常より深くすることで、基板とウェ
ル、基板とチャネルのジャンクション耐圧もチエツクで
きるという効果がある。
第１図はこの発明の一実施例による半導体装置のバーン
イン試験方法を示す回路図、第２図は第１ＥＯバーンイ
ン試験の回路において、通常動作時の各部の波形、電位
を示す波形図、第３図は第１図のバーンイン試験の回路
において、バーンイン時の各部の波形、電位を示す波形
図、第４図は第１図のバーンイン試験の回路における電
圧倍加回路の動作を示す波形図である。 図にお−で、（１）は電圧倍加回路、（２）は切り変え
回路、Ｃ３）はリング発振回路、（４）はドライバー回
路、（５）はチャージポンプ回路、〔６）は電源端子、
（７）はパルス信号入力端子である。
イン試験方法を示す回路図、第２図は第１ＥＯバーンイ
ン試験の回路において、通常動作時の各部の波形、電位
を示す波形図、第３図は第１図のバーンイン試験の回路
において、バーンイン時の各部の波形、電位を示す波形
図、第４図は第１図のバーンイン試験の回路における電
圧倍加回路の動作を示す波形図である。 図にお−で、（１）は電圧倍加回路、（２）は切り変え
回路、Ｃ３）はリング発振回路、（４）はドライバー回
路、（５）はチャージポンプ回路、〔６）は電源端子、
（７）はパルス信号入力端子である。
Claims (1)
- ＤＲＡＭなどの基板電位を負にしなければならない半導
体装置のバーンイン試験において、基板電位を通常動作
時より深くしてテストすることを特徴とする半導体装置
の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024334A JPH02203286A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024334A JPH02203286A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203286A true JPH02203286A (ja) | 1990-08-13 |
Family
ID=12135285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024334A Pending JPH02203286A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005037A1 (fr) * | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
-
1989
- 1989-02-01 JP JP1024334A patent/JPH02203286A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO1998005037A1 (fr) * | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| US6304503B1 (en) | 1996-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6483761B2 (en) | 1996-07-29 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
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