JPH02205079A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
- Publication number
- JPH02205079A JPH02205079A JP1025471A JP2547189A JPH02205079A JP H02205079 A JPH02205079 A JP H02205079A JP 1025471 A JP1025471 A JP 1025471A JP 2547189 A JP2547189 A JP 2547189A JP H02205079 A JPH02205079 A JP H02205079A
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- JP
- Japan
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- epitaxial layer
- type
- layer
- diffusion layer
- receiving element
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速かつ高感度の回路内蔵受光素子に関するも
のである。
のである。
（従来の技術）
第８図は従来の回路内蔵受光素子の略断面図である。同
図の左方のホトダイオードのような受光素子６と右方の
ＮＰＮ）ランリスタのような回路素子７が、例えば、Ｐ
型半導体基板１の表面に形成されている。これらは以下
のようＫして製造される。
図の左方のホトダイオードのような受光素子６と右方の
ＮＰＮ）ランリスタのような回路素子７が、例えば、Ｐ
型半導体基板１の表面に形成されている。これらは以下
のようＫして製造される。
Ｐ型半導体基板１０表面の受光素子６及び回路素子７の
予定領域のそれぞれにＮ＋＋埋込拡散層２．２を形成し
、その上にＮ型エピタキシャル層８を成長させ、受光素
子６と回路素子７の予定領域の境界に素子分離用の戸型
拡散４４を形成し、その後受光素？６の予定領域の表面
の一部にＰ＋型拡散層８を形成し、回路素子７の予定領
域の表面の一部にもＰ＋型拡散層９を形成し、Ｐ＋型拡
散層９の表面の一部と回路素子７の予定領域のＮ型エピ
タキシャル層８の表面の一部にＮ＋型型数散層１１形成
される。これらは、通常のバイポーラＩＣの製造工程と
同様である。
予定領域のそれぞれにＮ＋＋埋込拡散層２．２を形成し
、その上にＮ型エピタキシャル層８を成長させ、受光素
子６と回路素子７の予定領域の境界に素子分離用の戸型
拡散４４を形成し、その後受光素？６の予定領域の表面
の一部にＰ＋型拡散層８を形成し、回路素子７の予定領
域の表面の一部にもＰ＋型拡散層９を形成し、Ｐ＋型拡
散層９の表面の一部と回路素子７の予定領域のＮ型エピ
タキシャル層８の表面の一部にＮ＋型型数散層１１形成
される。これらは、通常のバイポーラＩＣの製造工程と
同様である。
以上のような構造であるから、受光素子６の部分と回路
素子７の部分とのＮ型エピタキシャル層８の比抵抗及び
厚さは同一である。
素子７の部分とのＮ型エピタキシャル層８の比抵抗及び
厚さは同一である。
（発明が解決しようとする課題〕
回路内蔵受光素子を高速かつ高感度にするためには、受
光素子部処おいては、エピタキシャル層の比抵抗を高く
して容量を下げて高速化し、さらにエピタキシャル層の
厚さを厚くして高感度化できる。然しなから回路素子部
においては、エピタキシャル層の比抵抗が高く、かつ、
厚さが厚いとコレクタ抵抗が増大し、回路の応答速度が
低下する。
光素子部処おいては、エピタキシャル層の比抵抗を高く
して容量を下げて高速化し、さらにエピタキシャル層の
厚さを厚くして高感度化できる。然しなから回路素子部
においては、エピタキシャル層の比抵抗が高く、かつ、
厚さが厚いとコレクタ抵抗が増大し、回路の応答速度が
低下する。
前記のように、受光素子部と回路素子部のそれぞれに要
求されるエピタキシャル層の条件が異なるため、回路内
蔵受光素子の実現は困難であった。
求されるエピタキシャル層の条件が異なるため、回路内
蔵受光素子の実現は困難であった。
本発明は、この双方の条件を満足する回路内蔵受光素子
を構成することを目的とする。
を構成することを目的とする。
（課題を解決するための手段）
本発明においては、受光素子部は牛導体基板の表面に成
長させた高比抵抗で厚いエピタキシャル層に形成し、回
路素子部は前記の高比抵抗で厚いエピタキシャル層に設
けた凹部に成長させた低比抵抗で薄いエピタキシャル層
に形成させた。
長させた高比抵抗で厚いエピタキシャル層に形成し、回
路素子部は前記の高比抵抗で厚いエピタキシャル層に設
けた凹部に成長させた低比抵抗で薄いエピタキシャル層
に形成させた。
（作 用）
本発明によれば、受光素子部と回路素子部とは、それぞ
れがその用途に適した比抵抗及び厚さのエピタキシャル
層に形成されるから、高速かつ高感度の回路内蔵受光素
子を得ることができる。
れがその用途に適した比抵抗及び厚さのエピタキシャル
層に形成されるから、高速かつ高感度の回路内蔵受光素
子を得ることができる。
（実施例）
第１図は本発明による一実施例の略断面図であり、第２
図（ａ）〜（ｆ）はその一連の工程の略断面図・である
。
図（ａ）〜（ｆ）はその一連の工程の略断面図・である
。
第１図において、受光素子１６は高比抵抗の厚ＩＡＩ型
エピタキシャル層２１の部分に形成され、回路素子１７
は低比抵抗の薄いＮ型エピタキシャル層１４の部分に形
成され、それぞれは、Ｐ型半導体基板１の表面にＮ＋＋
埋込み層２及びＮ＋＋埋込層１８を介して形成されてい
る。その具体的な製法の一例を以下に説明する。
エピタキシャル層２１の部分に形成され、回路素子１７
は低比抵抗の薄いＮ型エピタキシャル層１４の部分に形
成され、それぞれは、Ｐ型半導体基板１の表面にＮ＋＋
埋込み層２及びＮ＋＋埋込層１８を介して形成されてい
る。その具体的な製法の一例を以下に説明する。
＠２図（ａ）において、Ｐ型半導体基板１０表面の受光
素子予定領域の部分にＮ＋＋埋込拡散層２を形成し、回
路素子予定領域の部分にＰ型埋込拡散層２０を形成し、
それらの表面に高比抵抗エピタキシヤル層２１を厚く成
長させる。ＰＩＮホトダイオード形成のためＫは、この
エピタキシャル層２１は夏型とされる。また、その厚さ
及び比抵抗は、受光素子の用途−よって要求される感度
及び応答速度等に応じて、最適となるように設定される
。図において点線はＰ型半導体基板２０の最初の表面を
示す。
素子予定領域の部分にＮ＋＋埋込拡散層２を形成し、回
路素子予定領域の部分にＰ型埋込拡散層２０を形成し、
それらの表面に高比抵抗エピタキシヤル層２１を厚く成
長させる。ＰＩＮホトダイオード形成のためＫは、この
エピタキシャル層２１は夏型とされる。また、その厚さ
及び比抵抗は、受光素子の用途−よって要求される感度
及び応答速度等に応じて、最適となるように設定される
。図において点線はＰ型半導体基板２０の最初の表面を
示す。
次に第２図（ｂ）に示すように、Ｐ散拡散層２０のはい
上り拡散によりＰ型拡散層２２を形成する。
上り拡散によりＰ型拡散層２２を形成する。
このＰ型拡散層２２は、回路素子の分離に利用される。
次にエピタキシャル層２１の表面からＮ＋＋埋込拡散層
２に達するＮ＋型型数散層１５形成する。これは受光素
子の陰極となる。
２に達するＮ＋型型数散層１５形成する。これは受光素
子の陰極となる。
次に第２図（Ｃ）に示すように、表面に例えばＳ ｉ０
２膜１８及び５ｉＢＮ４膜２３を二重に被覆し、異方性
エツチングにより、例えば溝状の凹部１９を形成する。
２膜１８及び５ｉＢＮ４膜２３を二重に被覆し、異方性
エツチングにより、例えば溝状の凹部１９を形成する。
この深さは回路素子に要求される低比抵抗エピタキシャ
ル層の最適の厚さと等しくされる。
ル層の最適の厚さと等しくされる。
次に第２図（ｄ）に示すように、凹部１９の底部ＫＮ＋
型埋型埋散拡散層を形成し、凹部１９の全面に５ｉ０２
膜１８−１の被覆を施す。
型埋型埋散拡散層を形成し、凹部１９の全面に５ｉ０２
膜１８−１の被覆を施す。
次に第２図（ｅ）に示すように１凹部１９の全面をエツ
チングした後酸化を行い、凹部１９の側壁の５ｉ０２膜
１８−２と表面の５ｉＢＮ４膜２８の端部とが一直線と
なるようにする。これは５Ｉ９Ｎ４膜２８をマスクとし
て、凹部１９の側壁の５ｉ０２膜１８−２を残すように
異方性エツチングを行って形成する。
チングした後酸化を行い、凹部１９の側壁の５ｉ０２膜
１８−２と表面の５ｉＢＮ４膜２８の端部とが一直線と
なるようにする。これは５Ｉ９Ｎ４膜２８をマスクとし
て、凹部１９の側壁の５ｉ０２膜１８−２を残すように
異方性エツチングを行って形成する。
次に第２図（ｆ）に示すように、５ｉＢＮ４膜２８を除
去後、選択エピタキシャルにより凹部１９の部分のみに
、５ｉ０２膜１８の厚さを減じた厚さの低比抵抗Ｎ型エ
ピタキシャル層１４を形成する。凹部１９以外の部分は
、５ＩＯ２膜１８で覆われているためエピタキシャル層
は成長しない。その後、表面の５ｉ０２膜１８を除去し
、必要なフォトリソグラフィと拡散層より、通常のバイ
ポーラｔＣの製造工程により完成させる。
去後、選択エピタキシャルにより凹部１９の部分のみに
、５ｉ０２膜１８の厚さを減じた厚さの低比抵抗Ｎ型エ
ピタキシャル層１４を形成する。凹部１９以外の部分は
、５ＩＯ２膜１８で覆われているためエピタキシャル層
は成長しない。その後、表面の５ｉ０２膜１８を除去し
、必要なフォトリソグラフィと拡散層より、通常のバイ
ポーラｔＣの製造工程により完成させる。
第１図は完成された状態であって、高比抵抗の厚い夏型
エピタキシャル層２１の表面の一部にＰ＋型拡散層８と
、薄い低比抵抗Ｎ型エピタキシャル層１４０表面の一部
にＰ＋型拡散層９を形成し、次にＰ＋型拡散層９の一部
にＮ＋型型数散層１０、Ｎ型エピタキシャル層１４の一
部に表面からＮ＋型埋込拡散層１３に達するＮ＋型型数
散層１１を形成する。このようにして高比抵抗で厚いエ
ピタキシャル層２１の部分にはＰＩＮホトダイオードよ
りなる受光素子１６が形成され、低比抵抗で薄いエピタ
キシャルＮ１４の部分にはＮＰＮ）ランリスタよりなる
回路素子１７が形成される。これらの表面は保護膜で覆
われ、電極を取出し配線が行われる。
エピタキシャル層２１の表面の一部にＰ＋型拡散層８と
、薄い低比抵抗Ｎ型エピタキシャル層１４０表面の一部
にＰ＋型拡散層９を形成し、次にＰ＋型拡散層９の一部
にＮ＋型型数散層１０、Ｎ型エピタキシャル層１４の一
部に表面からＮ＋型埋込拡散層１３に達するＮ＋型型数
散層１１を形成する。このようにして高比抵抗で厚いエ
ピタキシャル層２１の部分にはＰＩＮホトダイオードよ
りなる受光素子１６が形成され、低比抵抗で薄いエピタ
キシャルＮ１４の部分にはＮＰＮ）ランリスタよりなる
回路素子１７が形成される。これらの表面は保護膜で覆
われ、電極を取出し配線が行われる。
受光素子１６の感度をより高感度化するためには、高比
抵抗エピタキシヤル層２１を厚くすればよいが、Ｎ生型
拡散層１５の形成が困難になるため、高比抵抗エピタキ
シヤル層２１とＮ生型拡散層１５を２回にわけて形成す
ることもできる。すなわち、高比抵抗エピタキシヤル層
２１をまずある厚さに成長させて後Ｎ中型拡散層１５を
Ｎ生型埋込拡散層２に達するか、あるいは次に形成する
高比抵抗エピタキシヤル層２１の厚さより小さい間隔が
Ｎ生型埋込拡散層２との間に残るように形成し、その表
面に更に高比抵抗エピタキシヤル層２１を所定の厚さ成
長させ、その表面から先に形成されたＮ生型拡散層１５
に接続するよう忙再度Ｎ＋型拡散層１５を形成させる。
抵抗エピタキシヤル層２１を厚くすればよいが、Ｎ生型
拡散層１５の形成が困難になるため、高比抵抗エピタキ
シヤル層２１とＮ生型拡散層１５を２回にわけて形成す
ることもできる。すなわち、高比抵抗エピタキシヤル層
２１をまずある厚さに成長させて後Ｎ中型拡散層１５を
Ｎ生型埋込拡散層２に達するか、あるいは次に形成する
高比抵抗エピタキシヤル層２１の厚さより小さい間隔が
Ｎ生型埋込拡散層２との間に残るように形成し、その表
面に更に高比抵抗エピタキシヤル層２１を所定の厚さ成
長させ、その表面から先に形成されたＮ生型拡散層１５
に接続するよう忙再度Ｎ＋型拡散層１５を形成させる。
（発明の効果）
本発明によれば、簡単な工程を追加することにより受光
素子と回路素子とはそれぞれ最適の厚さのエピタキシャ
ル層に形成されるから、容易に高速かつ高感度の回路内
蔵受光素子を得ることができる。
素子と回路素子とはそれぞれ最適の厚さのエピタキシャ
ル層に形成されるから、容易に高速かつ高感度の回路内
蔵受光素子を得ることができる。
第１図は本発明の一実施例の略断面図、第２図（ａ）乃
至（ｆ）はその各工程の略断面図、第８図は従来の一例
の略断面図である。 １・・・半導体基板、２・・・Ｎ＋＋埋込拡散層、９・
・・Ｐ＋型拡散層、１０・・・Ｎ＋型型数散層１１・・
・Ｎ＋型型数散層１８・・・Ｎ＋＋埋込拡散層、１４・
・・エピタキシャル層（低比抵抗）、１５・・・Ｎ＋搬
拡散層、１６・・・受光素子、１７・・・回路素子、１
８・・・Ｓ ＋ｏ２膜、１９・・・凹部、２０・・・Ｐ
型埋込拡散層、２１・・・エピタキシャル層（高比抵抗
）、２２・・・Ｐ型拡散ｔり）
至（ｆ）はその各工程の略断面図、第８図は従来の一例
の略断面図である。 １・・・半導体基板、２・・・Ｎ＋＋埋込拡散層、９・
・・Ｐ＋型拡散層、１０・・・Ｎ＋型型数散層１１・・
・Ｎ＋型型数散層１８・・・Ｎ＋＋埋込拡散層、１４・
・・エピタキシャル層（低比抵抗）、１５・・・Ｎ＋搬
拡散層、１６・・・受光素子、１７・・・回路素子、１
８・・・Ｓ ＋ｏ２膜、１９・・・凹部、２０・・・Ｐ
型埋込拡散層、２１・・・エピタキシャル層（高比抵抗
）、２２・・・Ｐ型拡散ｔり）
Claims (1)
- １、半導体基板の上に成長させた高比抵抗のエピタキシ
ャル層と、そのエピタキシャル層に設けた凹部に成長さ
せた低比抵抗のエピタキシャル層とよりなり、高比抵抗
のエピタキシャル層の部分に受光素子を形成し、低比抵
抗のエピタキシャル層の部分に回路素子を形成したこと
を特徴とする回路内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025471A JPH02205079A (ja) | 1989-02-02 | 1989-02-02 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025471A JPH02205079A (ja) | 1989-02-02 | 1989-02-02 | 回路内蔵受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205079A true JPH02205079A (ja) | 1990-08-14 |
Family
ID=12166953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025471A Pending JPH02205079A (ja) | 1989-02-02 | 1989-02-02 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513800A (ja) * | 1991-07-05 | 1993-01-22 | Sharp Corp | 半導体装置 |
| KR100223828B1 (ko) * | 1996-09-02 | 1999-10-15 | 구본준 | 반도체 소자의 제조방법 |
| KR100394212B1 (ko) * | 1999-07-27 | 2003-08-09 | 샤프 가부시키가이샤 | 회로-내장 수광 장치 및 그의 제조 방법 |
-
1989
- 1989-02-02 JP JP1025471A patent/JPH02205079A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513800A (ja) * | 1991-07-05 | 1993-01-22 | Sharp Corp | 半導体装置 |
| KR100223828B1 (ko) * | 1996-09-02 | 1999-10-15 | 구본준 | 반도체 소자의 제조방법 |
| KR100394212B1 (ko) * | 1999-07-27 | 2003-08-09 | 샤프 가부시키가이샤 | 회로-내장 수광 장치 및 그의 제조 방법 |
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