JPH02142181A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
- Publication number
- JPH02142181A JPH02142181A JP63295325A JP29532588A JPH02142181A JP H02142181 A JPH02142181 A JP H02142181A JP 63295325 A JP63295325 A JP 63295325A JP 29532588 A JP29532588 A JP 29532588A JP H02142181 A JPH02142181 A JP H02142181A
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- JP
- Japan
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- type
- epitaxial layer
- layer
- diffusion layer
- photodiode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は信号処理回路を内蔵した受光素子構造の改良に
関するものである。
関するものである。
（従来の技術）
第６図は従来の一般的な回路内蔵受光素子の略断面図を
示す。同図において、フォトダイオードＡとＮＰＮトラ
ンジスタＢ等の信号処理回路素子とが同一の基板上に形
成されている。これは以下のようにして製造される。ま
ず、Ｐ型シリコン基板１０表面のフォトダイオードＡの
予定領域と、ＮＰＮ）ランジスタＢの予定領域とのそれ
ぞれに、Ｎ型埋込拡散層２，２を形成し、次に全面にＮ
型エピタキシャル層４を形成する。次に各素子間の分離
のためのＰ型分離拡散層８を形成し、さらに、各素子に
Ｎ型埋込拡散層２，２に達するＮ型コレクタ補償拡散層
５，５・・・を形成し、次に各素子にＰ型ベース拡散層
６．６を形成した後、ＮＰＮ トランジスタＢの部分の
ベース拡散層６にはＮ型エミッタ拡散層７を設ける。こ
のようにして、フォトダイオードＡとＮＰＮ ）ランジ
スタＢが形成される。
示す。同図において、フォトダイオードＡとＮＰＮトラ
ンジスタＢ等の信号処理回路素子とが同一の基板上に形
成されている。これは以下のようにして製造される。ま
ず、Ｐ型シリコン基板１０表面のフォトダイオードＡの
予定領域と、ＮＰＮ）ランジスタＢの予定領域とのそれ
ぞれに、Ｎ型埋込拡散層２，２を形成し、次に全面にＮ
型エピタキシャル層４を形成する。次に各素子間の分離
のためのＰ型分離拡散層８を形成し、さらに、各素子に
Ｎ型埋込拡散層２，２に達するＮ型コレクタ補償拡散層
５，５・・・を形成し、次に各素子にＰ型ベース拡散層
６．６を形成した後、ＮＰＮ トランジスタＢの部分の
ベース拡散層６にはＮ型エミッタ拡散層７を設ける。こ
のようにして、フォトダイオードＡとＮＰＮ ）ランジ
スタＢが形成される。
（発明が解決しようとする課題）
回路内蔵受光素子は、光センサ、光゛アイソレータ等に
広く使用されているが、最近データ伝送の高速化、Ｓ
、／ Ｎ比向上等の要求から、回路内蔵受光素子の高感
度化、応答速度の高速化の必要性が高まっている。
広く使用されているが、最近データ伝送の高速化、Ｓ
、／ Ｎ比向上等の要求から、回路内蔵受光素子の高感
度化、応答速度の高速化の必要性が高まっている。
前述の第６図のような回路内蔵受光素子は、Ｎ型エピタ
キシャルＪｆｌ ４の厚さが、フォトダイオードＡ及び
ＮＰＮトランジスタＢのどちらにおいても、同じ厚さに
なっている。
キシャルＪｆｌ ４の厚さが、フォトダイオードＡ及び
ＮＰＮトランジスタＢのどちらにおいても、同じ厚さに
なっている。
所で、７オトダイオードＡの光感度を上げるためには、
フォトダイオードＡの部分のＮ型エピタキシャルＮ４の
厚さを、信号用として使用する光の波長に応じ、十分厚
くする必要がある。しかし、ＮＷエピタキシャル層４が
厚くなると、フォトダイオードへの部分のＮ型エピタキ
シャル層４のうち、空乏化していない部分で発生した光
キャリアが拡散で走行する時間が長くなり、応答速度の
高速化を妨げる。また、Ｎ型エビタキ７ヤル層４の厚さ
を厚くすることは、（ｉ号処理回路部、すなわち、ＮＰ
ＮトランジスタＢの部分のコレクタ抵抗の増大につなが
り、応答速度高速化の障害となる。
フォトダイオードＡの部分のＮ型エピタキシャルＮ４の
厚さを、信号用として使用する光の波長に応じ、十分厚
くする必要がある。しかし、ＮＷエピタキシャル層４が
厚くなると、フォトダイオードへの部分のＮ型エピタキ
シャル層４のうち、空乏化していない部分で発生した光
キャリアが拡散で走行する時間が長くなり、応答速度の
高速化を妨げる。また、Ｎ型エビタキ７ヤル層４の厚さ
を厚くすることは、（ｉ号処理回路部、すなわち、ＮＰ
ＮトランジスタＢの部分のコレクタ抵抗の増大につなが
り、応答速度高速化の障害となる。
一方、回路内蔵受光素子の応答速度高速化のためには、
フォトダイオードＡの部分の接合容量の低減が有効であ
り、そのためくはＮ型エピタキシャル層４を高比抵抗化
することが必要である。所がＮ型エピタキシャル層４を
高比抵抗化すると、ＮＰＮ）ランジスタＢの部分のコレ
クタ抵抗が増大し、応答速度高速化に対して、相反する
方向になる。
フォトダイオードＡの部分の接合容量の低減が有効であ
り、そのためくはＮ型エピタキシャル層４を高比抵抗化
することが必要である。所がＮ型エピタキシャル層４を
高比抵抗化すると、ＮＰＮ）ランジスタＢの部分のコレ
クタ抵抗が増大し、応答速度高速化に対して、相反する
方向になる。
以上のことから明らかなよりに、回路内！岐受光素子の
高光感度と高速応答速度を両立させるためには、フォト
ダイオードＡの部分のＮ型エピタキシャル層は高比抵抗
で厚く、ＮＰＮトランジスタＢの部分のＮ型エピタキシ
ャル層は低比抵抗で薄くする必要がある。しかしながら
、第６図に示されるような従来の回路内蔵受光素子の構
造では、前記のような条件を実現するのは困難であった
。
高光感度と高速応答速度を両立させるためには、フォト
ダイオードＡの部分のＮ型エピタキシャル層は高比抵抗
で厚く、ＮＰＮトランジスタＢの部分のＮ型エピタキシ
ャル層は低比抵抗で薄くする必要がある。しかしながら
、第６図に示されるような従来の回路内蔵受光素子の構
造では、前記のような条件を実現するのは困難であった
。
（課題を解決するだめの手段）
本発明においては、＋ｉｔｒ述の条件を満足させるため
に、フォトダイオードへの部分は、Ｐ型シリコン基板に
第一のＮ型埋込拡散を施し、その上に低比抵抗のＮ型エ
ピタキシャルノーと高比抵抗のＮ型エピタキシャル層を
積層し、その表面の一部にＰ型拡散１−を形成し、ＮＰ
Ｎ トランジスタＢの部分は・Ｐ型ンリコン基板ＶＣ第
一のＮ型埋込拡散を施し、その上ンご低比抵抗のＮ型エ
ピタキシャル層を形成し、これに第二のＮ型埋込拡散層
を設けた後その上に高比抵抗のＮ型エピタキシャル層を
形成し、その−＆面の一部にＰ散拡散層を形成し、さら
にその一部にＮ型拡散層を形成した。
に、フォトダイオードへの部分は、Ｐ型シリコン基板に
第一のＮ型埋込拡散を施し、その上に低比抵抗のＮ型エ
ピタキシャルノーと高比抵抗のＮ型エピタキシャル層を
積層し、その表面の一部にＰ型拡散１−を形成し、ＮＰ
Ｎ トランジスタＢの部分は・Ｐ型ンリコン基板ＶＣ第
一のＮ型埋込拡散を施し、その上ンご低比抵抗のＮ型エ
ピタキシャル層を形成し、これに第二のＮ型埋込拡散層
を設けた後その上に高比抵抗のＮ型エピタキシャル層を
形成し、その−＆面の一部にＰ散拡散層を形成し、さら
にその一部にＮ型拡散層を形成した。
（作用）
以上のような構造であるから、フォトダイオードＡの部
分においては、上部の高比抵抗のＮ型エピタキシャルノ
ーと下部の低比抵抗のＮ型エピタキシャル層とのさ８ｔ
の厚さを、Ｗ号用として使用する光の波長に応じて十分
厚く設定すれば、光感度は高くなり、上部のＮＷ高比抵
抗エピタキシャル層とその表面のＰ散拡散層との間ＶＣ
ＰＮ接合を形成し、高比抵抗Ｎ型エピタキシャル層を、
空乏層が十分大がるような厚さに設定すれば、接合容量
は低くなる。さらに、下部の低比抵抗Ｎ型エピタキシャ
ル層と上部の高比抵抗のＮ型エピタキシャル層との間に
内蔵電界が形成されるため、光キャリアの走行時間も低
減できる。
分においては、上部の高比抵抗のＮ型エピタキシャルノ
ーと下部の低比抵抗のＮ型エピタキシャル層とのさ８ｔ
の厚さを、Ｗ号用として使用する光の波長に応じて十分
厚く設定すれば、光感度は高くなり、上部のＮＷ高比抵
抗エピタキシャル層とその表面のＰ散拡散層との間ＶＣ
ＰＮ接合を形成し、高比抵抗Ｎ型エピタキシャル層を、
空乏層が十分大がるような厚さに設定すれば、接合容量
は低くなる。さらに、下部の低比抵抗Ｎ型エピタキシャ
ル層と上部の高比抵抗のＮ型エピタキシャル層との間に
内蔵電界が形成されるため、光キャリアの走行時間も低
減できる。
ＮＰＮトランジスタＢの部分は、上部の高比抵抗のエピ
タキシャル層と下部の低比抵抗エピタキシャル層との間
に第二のＮ型埋込拡散層を設けることにより、実効的な
エピタキシャル層の１４さけ、上部の高比抵抗のＮ型エ
ピタキシャル層の厚さと同等に薄くなるので、ＮＰＮｈ
ランジスタのコレクタ抵抗を低減することができる。
タキシャル層と下部の低比抵抗エピタキシャル層との間
に第二のＮ型埋込拡散層を設けることにより、実効的な
エピタキシャル層の１４さけ、上部の高比抵抗のＮ型エ
ピタキシャル層の厚さと同等に薄くなるので、ＮＰＮｈ
ランジスタのコレクタ抵抗を低減することができる。
（実施例）
第１図は本発明による回路内蔵受光素子の一実施例の略
断面図であって、第６図の従来例と同一の部分について
は同一の符号で表わされる。双方の図面を対比すれば判
るように、第１図の本発明の実施例においては、フォト
ダイオードＡの部分の第一のＮ型埋込拡散層２のＬ方に
は、低比抵抗のＮ型エビタギ／ヤル層８と高比抵抗のＮ
型エピタキシャル層１０とが積層されており、ＮＰＮ
トランジスタＢの部分のＮ型エピタキシャル層２の上方
には低比抵抗のＮ型エビタキンヤルＲ４８の中に拡散さ
れた第二のＮ型埋込拡散層９と高比抵抗のＮｕエピタキ
シャル層ｌＯが積層されているのが、従来例との差であ
る。
断面図であって、第６図の従来例と同一の部分について
は同一の符号で表わされる。双方の図面を対比すれば判
るように、第１図の本発明の実施例においては、フォト
ダイオードＡの部分の第一のＮ型埋込拡散層２のＬ方に
は、低比抵抗のＮ型エビタギ／ヤル層８と高比抵抗のＮ
型エピタキシャル層１０とが積層されており、ＮＰＮ
トランジスタＢの部分のＮ型エピタキシャル層２の上方
には低比抵抗のＮ型エビタキンヤルＲ４８の中に拡散さ
れた第二のＮ型埋込拡散層９と高比抵抗のＮｕエピタキ
シャル層ｌＯが積層されているのが、従来例との差であ
る。
この様な装置は、例えば以下のような工程によって製造
される。
される。
＋１１ 第２図に示されるように、半導体基板、例え
ばＰ型シリコン基板ｌの表面の、フォトダイオードＡの
予定領域及びＮＰＮトランジスタＢの予定領域のそれぞ
れに、第一のＮ型埋込拡散層２．２を形成する。
ばＰ型シリコン基板ｌの表面の、フォトダイオードＡの
予定領域及びＮＰＮトランジスタＢの予定領域のそれぞ
れに、第一のＮ型埋込拡散層２．２を形成する。
（２） 次に、第８図に示されるように、前記のよう
に処理された半導体基板の表面に、例えば１Ω錆程度の
低比抵抗のＮ型エピタキシャルｗＪ８を成長させる。そ
の後、ＮＰＮ トランジスタＢの予定領域に第二のＮ型
埋込拡散層９を形成する。
に処理された半導体基板の表面に、例えば１Ω錆程度の
低比抵抗のＮ型エピタキシャルｗＪ８を成長させる。そ
の後、ＮＰＮ トランジスタＢの予定領域に第二のＮ型
埋込拡散層９を形成する。
（３）次に、＠４図に示されるように、前記のように処
理された半導体基板の表面に、例えば５Ωｃｆｎ稈度の
高比抵抗のＮ型エビタキ／ヤルノ−１０を成長させ、フ
ォトダイオードＡ、ＮＰＮ）ランジスタＢ及びその他の
部分の素子間分離用のＰ型分離拡散ノー３，３・・・全
形成させる。
理された半導体基板の表面に、例えば５Ωｃｆｎ稈度の
高比抵抗のＮ型エビタキ／ヤルノ−１０を成長させ、フ
ォトダイオードＡ、ＮＰＮ）ランジスタＢ及びその他の
部分の素子間分離用のＰ型分離拡散ノー３，３・・・全
形成させる。
（４） この後通常のバイポーラＩＣ製造工程と同様
に、Ｎ型コレクタ補償拡散層５，５・・・ Ｐ型ベース
拡散）４４６，６、Ｎ型エミッタ拡散ノー７等を形成さ
せると、第１図のような回路内蔵受光素子が得られる。
に、Ｎ型コレクタ補償拡散層５，５・・・ Ｐ型ベース
拡散）４４６，６、Ｎ型エミッタ拡散ノー７等を形成さ
せると、第１図のような回路内蔵受光素子が得られる。
これらの処理の工程中に第一のＮ型埋込拡散層２．２及
び第二のＮ型埋込拡散層９は、それぞれ上下に拡散する
。
び第二のＮ型埋込拡散層９は、それぞれ上下に拡散する
。
本発明の回路内蔵受光素子は、フォトダイオードＡの部
分のエピタキシャル層の厚さは、低比抵抗のＮ型エピタ
キシャル１−８と高比抵抗のＮ型エピタキシャル層ｌＯ
の厚さを加えたものになり、十分な光感度を有するフォ
トダイオードを形成できる。また、低比抵抗のエピタキ
シャル層８と高比抵抗のエピタキシャル層１０との間に
内蔵電界が形成されるため、フォトダイオードに流れる
電流のうち、電界によるドリフトを光成分が増加し、拡
散電流成分が減少することにより、フ、）ダイオードの
応答速度が改善される。さらに、フ１）ダイオードのＰ
Ｎ接合は、高比抵抗のエピタキシャル層ｌＯとその表面
に形成されたＰ型ベース拡散／ｍ ６とによって形成さ
れるため、高比抵抗のエピタキシャル層１０の厚さを、
フォトダイオードに加えられる逆バイアス電圧に応じて
広がる仝乏膚幅より厚くしておけば、フォトダイオード
の接合容景は十分小さくなる。
分のエピタキシャル層の厚さは、低比抵抗のＮ型エピタ
キシャル１−８と高比抵抗のＮ型エピタキシャル層ｌＯ
の厚さを加えたものになり、十分な光感度を有するフォ
トダイオードを形成できる。また、低比抵抗のエピタキ
シャル層８と高比抵抗のエピタキシャル層１０との間に
内蔵電界が形成されるため、フォトダイオードに流れる
電流のうち、電界によるドリフトを光成分が増加し、拡
散電流成分が減少することにより、フ、）ダイオードの
応答速度が改善される。さらに、フ１）ダイオードのＰ
Ｎ接合は、高比抵抗のエピタキシャル層ｌＯとその表面
に形成されたＰ型ベース拡散／ｍ ６とによって形成さ
れるため、高比抵抗のエピタキシャル層１０の厚さを、
フォトダイオードに加えられる逆バイアス電圧に応じて
広がる仝乏膚幅より厚くしておけば、フォトダイオード
の接合容景は十分小さくなる。
信号処理回路部のＮＰＮ トランジスタＢは、高比抵抗
のエピタキシャル層１０と低比抵抗のエピタキシャルｐ
ｔｉ８との間に第二のＮ型埋込拡散層９を設けであるか
ら、実効的なエピタキシャル層の厚さは、上部の高比抵
抗のエピタキシャル層１０の厚さと同等になっている。
のエピタキシャル層１０と低比抵抗のエピタキシャルｐ
ｔｉ８との間に第二のＮ型埋込拡散層９を設けであるか
ら、実効的なエピタキシャル層の厚さは、上部の高比抵
抗のエピタキシャル層１０の厚さと同等になっている。
さらに、ＮＰＮ トランジスタＢのペース拡散層６の直
下の高比抵抗のエピタキシャル層ｌＯの厚さを、ＮＰＮ
）ランジスタＢのコレクタとベースとの間の空乏層が
、第２のＮ型埋逆拡散Ｍ９と接触するように設定すれば
、高比抵抗のエピタキシャル層ｌＯは、ＮＰＮトランジ
スタＢのコレクタ抵抗モ抗に寄与しなくなり、コレクタ
抵抗の小さいＮＰＮトランソスタを形成できる。
下の高比抵抗のエピタキシャル層ｌＯの厚さを、ＮＰＮ
）ランジスタＢのコレクタとベースとの間の空乏層が
、第２のＮ型埋逆拡散Ｍ９と接触するように設定すれば
、高比抵抗のエピタキシャル層ｌＯは、ＮＰＮトランジ
スタＢのコレクタ抵抗モ抗に寄与しなくなり、コレクタ
抵抗の小さいＮＰＮトランソスタを形成できる。
＠５図は他の実施例の略断面図であって、第１図の実施
例に若干の改良を加えたものである。第１図の実施例の
場合には、フォトダイオードＡの部分の直列抵抗低減の
ために、コレクタ補償拡散ｌ脅５を、下部のＮ型埋込拡
散層２に達するまで深く拡散していたが、第５図の実施
例では、コレクタ補償拡散層５をＮＰＮ ）ランジスタ
Ｂの部分に必要最小限の深さとなるように浅く拡散する
。すなわち、フォトダイオードへの下部の第一のＮ型埋
込拡散層２の周辺部のみの上方に第二のＮ型埋込拡散層
９を形成し、その上に高比抵抗のエピタキシャルＪ−１
０を形成し死後、コレクタ補償拡散層６を、第二のＮ型
埋込拡散層９に達するまで形成スル。ＮＰＮ ）ランジ
スタＢの部分についても同様である。このようにして直
列抵抗が低減され、かつ、横方向の拡散が小さくなるか
らチップ面積を縮小することができる。
例に若干の改良を加えたものである。第１図の実施例の
場合には、フォトダイオードＡの部分の直列抵抗低減の
ために、コレクタ補償拡散ｌ脅５を、下部のＮ型埋込拡
散層２に達するまで深く拡散していたが、第５図の実施
例では、コレクタ補償拡散層５をＮＰＮ ）ランジスタ
Ｂの部分に必要最小限の深さとなるように浅く拡散する
。すなわち、フォトダイオードへの下部の第一のＮ型埋
込拡散層２の周辺部のみの上方に第二のＮ型埋込拡散層
９を形成し、その上に高比抵抗のエピタキシャルＪ−１
０を形成し死後、コレクタ補償拡散層６を、第二のＮ型
埋込拡散層９に達するまで形成スル。ＮＰＮ ）ランジ
スタＢの部分についても同様である。このようにして直
列抵抗が低減され、かつ、横方向の拡散が小さくなるか
らチップ面積を縮小することができる。
また、上部の高比抵抗のエピタキシャル層を１００Ω副
の高比抵抗とし、信号処理回路部には、直列抵抗低減の
ためＮ型ウェル拡散を行なって、ＮＰＮ ）ランジスタ
を形成すれば、さらにフォトダイオード部の接合谷殖の
低減、応答速度の高速化７ｊｉ図られる。半導体基板は
、Ｐ型のものについて説明したが、半導体基板がＮｍの
場合は、それ以後の導電型は反対のものになる。
の高比抵抗とし、信号処理回路部には、直列抵抗低減の
ためＮ型ウェル拡散を行なって、ＮＰＮ ）ランジスタ
を形成すれば、さらにフォトダイオード部の接合谷殖の
低減、応答速度の高速化７ｊｉ図られる。半導体基板は
、Ｐ型のものについて説明したが、半導体基板がＮｍの
場合は、それ以後の導電型は反対のものになる。
（発明の効果）
本発明によれば、低比抵抗のＮ型エピタキシャル成長１
回、高比抵抗のＮ型エピタキシャル成長１回、Ｎ型埋込
拡散２回という、従来の工程に比べてエピタキ７ヤル成
長−回、埋込拡牧−回の若干の工程を追加することによ
って、光感度、応答速度共にすぐれた回路内蔵受光素子
を得ることができる。
回、高比抵抗のＮ型エピタキシャル成長１回、Ｎ型埋込
拡散２回という、従来の工程に比べてエピタキ７ヤル成
長−回、埋込拡牧−回の若干の工程を追加することによ
って、光感度、応答速度共にすぐれた回路内蔵受光素子
を得ることができる。
第１図は本発明の一実施例の略断面図、第２図。
第Ｓ図、第４図は第１図の構造を得るまでの各工程の略
断面図、第５図は他の実施例の略断面図、第６図は従来
の一例の略断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込拡散層（
第一）、８・・・Ｐ型分離拡散層、５・・・Ｎ型コレク
タ補償拡散層、６・・・Ｐ型ベース拡散層、ツタ拡散層
、８・・・低比抵抗のＮ型工層、９・・・Ｎ型埋込拡散
層（第二）、抗のＮ型エピタキシャル層、Ａ・・・フド
、Ｂ・・・ＮＰＮ ）ランジスタ
断面図、第５図は他の実施例の略断面図、第６図は従来
の一例の略断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込拡散層（
第一）、８・・・Ｐ型分離拡散層、５・・・Ｎ型コレク
タ補償拡散層、６・・・Ｐ型ベース拡散層、ツタ拡散層
、８・・・低比抵抗のＮ型工層、９・・・Ｎ型埋込拡散
層（第二）、抗のＮ型エピタキシャル層、Ａ・・・フド
、Ｂ・・・ＮＰＮ ）ランジスタ
Claims (1)
- １、一枚の基板の上に形成された受光素子と信号処理回
路とよりなり、受光素子は基板の上に形成された第一の
埋込拡散層と低比抵抗エピタキシャル層及び高比抵抗エ
ピタキシャル層とを積層した部分に設けられ、信号処理
回路は基板の上に形成された第一の埋込拡散層と低比抵
抗エピタキシャル層及び第二の埋込拡散層を介してその
上に形成された高比抵抗エピタキシャル層とを積層した
部分に設けられることを特徴とする回路内蔵受光素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295325A JPH02142181A (ja) | 1988-11-22 | 1988-11-22 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295325A JPH02142181A (ja) | 1988-11-22 | 1988-11-22 | 回路内蔵受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02142181A true JPH02142181A (ja) | 1990-05-31 |
Family
ID=17819155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295325A Pending JPH02142181A (ja) | 1988-11-22 | 1988-11-22 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039391A1 (fr) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
| US6187316B1 (en) * | 1994-02-17 | 2001-02-13 | Merck Patent Gmbh | Antiviral or antifungal composition and method |
| KR100509567B1 (ko) * | 2002-05-14 | 2005-08-23 | (주)비토넷 | Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265866A (ja) * | 1985-05-20 | 1986-11-25 | Sharp Corp | 回路内蔵受光素子 |
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
-
1988
- 1988-11-22 JP JP63295325A patent/JPH02142181A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265866A (ja) * | 1985-05-20 | 1986-11-25 | Sharp Corp | 回路内蔵受光素子 |
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
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| WO1999039391A1 (fr) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
| US6392282B1 (en) | 1998-01-30 | 2002-05-21 | Hamamatsu Photonics K.K. | BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode |
| KR100509567B1 (ko) * | 2002-05-14 | 2005-08-23 | (주)비토넷 | Ｐｉｎ 다이오드, 이를 이용한 광 검출장치 및 그 제조방법 |
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