JPH02206165A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02206165A JPH02206165A JP1026988A JP2698889A JPH02206165A JP H02206165 A JPH02206165 A JP H02206165A JP 1026988 A JP1026988 A JP 1026988A JP 2698889 A JP2698889 A JP 2698889A JP H02206165 A JPH02206165 A JP H02206165A
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- Japan
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- memory cell
- insulating film
- charge storage
- trench
- cell capacitor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 abstract description 20
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
る。
最近、半導体メモリ装置の高密度化が進み、特にグイナ
ミソク・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積度化、高密度化には目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上の面
積を占めるメモリセルの高密度化技術の発展に負う所が
大きい。第２図は、そのようなメモリセルの一例を示し
ている。
ミソク・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積度化、高密度化には目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上の面
積を占めるメモリセルの高密度化技術の発展に負う所が
大きい。第２図は、そのようなメモリセルの一例を示し
ている。
第２図（Ａ）はメモリセルの要部平面図、第２図（Ｂ）
は第２図（Ａ）のａ−ａ’線の断面図である。
は第２図（Ａ）のａ−ａ’線の断面図である。
第２図において、１はビット線を構成する導電体、２は
ビットを構成する導電体１に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極である。４は上記信号読み出し用ＭＯ５
）ランジスタのゲート酸化膜、５はセルプレート電圧源
に接続されたセルプレート電極である。６はセル間の分
離用絶縁膜、７は各導電体間の層間絶縁膜、８はドレイ
ン部２と反対導電型の基板、９はドレイン部２と同導電
型のメモリセルのソース部、１０′はメモリセルの電荷
蓄積部、１１′はメモリセルキャパシタを構成する絶縁
膜である。１４はビット線を構成する導電体１とドレイ
ン部２とを接続するコンタクト窓である。
ビットを構成する導電体１に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極である。４は上記信号読み出し用ＭＯ５
）ランジスタのゲート酸化膜、５はセルプレート電圧源
に接続されたセルプレート電極である。６はセル間の分
離用絶縁膜、７は各導電体間の層間絶縁膜、８はドレイ
ン部２と反対導電型の基板、９はドレイン部２と同導電
型のメモリセルのソース部、１０′はメモリセルの電荷
蓄積部、１１′はメモリセルキャパシタを構成する絶縁
膜である。１４はビット線を構成する導電体１とドレイ
ン部２とを接続するコンタクト窓である。
この第２図に示したものは、いわゆるトレンチを用いた
メモリセルである。このメモリセルは、ワード線を構成
するゲート電極３を論理電圧“Ｈ”にすることにより、
ビット線を構成する導電体１の情報をドレイン部２から
メモリセルのソース部９を通してメモリセルの電荷蓄積
部１０’へと蓄積したり（書き込み状態）、あるいはメ
モリセルの電荷蓄積部ｌＯ′に蓄積された情報をビット
線を構成する導電体１に読み出すく読み出し状態）とい
う動作を行う。
メモリセルである。このメモリセルは、ワード線を構成
するゲート電極３を論理電圧“Ｈ”にすることにより、
ビット線を構成する導電体１の情報をドレイン部２から
メモリセルのソース部９を通してメモリセルの電荷蓄積
部１０’へと蓄積したり（書き込み状態）、あるいはメ
モリセルの電荷蓄積部ｌＯ′に蓄積された情報をビット
線を構成する導電体１に読み出すく読み出し状態）とい
う動作を行う。
このメモリセルでは、トレンチを基板８の深さ方向に形
成するため、小さな面積でキャパシタを構成でき、高密
度化に極めて有利であり、高集積度、大容量のメモリセ
ルの最有力構造の一つと考えられている。
成するため、小さな面積でキャパシタを構成でき、高密
度化に極めて有利であり、高集積度、大容量のメモリセ
ルの最有力構造の一つと考えられている。
しかしながら、このようなメモリセルを実現するとき、
メモリセルのレイアウト上、第２図のようにメモリセル
の電荷蓄積部１０’、ｔｏ’が隣接するので、メモリセ
ル間の電荷リークを防ぐ目的で、トレンチ間隔を広くす
ることや、基板８の濃度を高くする必要がある。
メモリセルのレイアウト上、第２図のようにメモリセル
の電荷蓄積部１０’、ｔｏ’が隣接するので、メモリセ
ル間の電荷リークを防ぐ目的で、トレンチ間隔を広くす
ることや、基板８の濃度を高くする必要がある。
このような従来のメモリセルは、高密度化のために隣接
するメモリセルのトレンチ間隔を狭くしようとすると、
電荷蓄積部１０′間での電荷リークが起こり、情報が破
壊されやすくなり、また電荷蓄積部１０’から基板８′
への電荷リークも考えられ、メモリセルの情報の保持時
間の点でも問題があった。
するメモリセルのトレンチ間隔を狭くしようとすると、
電荷蓄積部１０′間での電荷リークが起こり、情報が破
壊されやすくなり、また電荷蓄積部１０’から基板８′
への電荷リークも考えられ、メモリセルの情報の保持時
間の点でも問題があった。
この発明の目的は、複数のメモリセルを近接配置しても
、隣接するメモリセルの電荷蓄積部間や、電荷蓄積部か
ら基板への電荷リークをなくすことができ、信顧性が高
くかつ特性の良い半導体メモリ装置を提供することであ
る。
、隣接するメモリセルの電荷蓄積部間や、電荷蓄積部か
ら基板への電荷リークをなくすことができ、信顧性が高
くかつ特性の良い半導体メモリ装置を提供することであ
る。
この発明の半導体メモリ装置は、半導体基板にトレンチ
を掘り、このトレンチの内壁に分離用絶縁膜を形成し、
この分離用絶縁膜の内側に導電体からなる第１のメモリ
セルキャパシタの電荷蓄積部を形成し、その内側に第１
のメモリセルキャパシタの絶縁膜を形成し、その内側に
導電体からなるセルプレート電極を形成する。このセル
プレート電極は、第１および第２のメモリセルキャパシ
タのセルプレートとして共用されるものである。
を掘り、このトレンチの内壁に分離用絶縁膜を形成し、
この分離用絶縁膜の内側に導電体からなる第１のメモリ
セルキャパシタの電荷蓄積部を形成し、その内側に第１
のメモリセルキャパシタの絶縁膜を形成し、その内側に
導電体からなるセルプレート電極を形成する。このセル
プレート電極は、第１および第２のメモリセルキャパシ
タのセルプレートとして共用されるものである。
さらに、このセルプレート電極の内側に第２のメモリセ
ルキャパシタの絶縁膜を形成し、最後に、導電体からな
る第２のメモリセルキャパシタの電荷蓄積部でトレンチ
を埋める。
ルキャパシタの絶縁膜を形成し、最後に、導電体からな
る第２のメモリセルキャパシタの電荷蓄積部でトレンチ
を埋める。
そして、第１のメモリセルキャパシタの電荷蓄積部およ
び第２のメモリセルキャパシタの電荷蓄積部は、それぞ
れのメモリセルの信号読み出し用ＭＯＳトランジスタの
ソース部に接続され前記信号読み出し用ＭＯ３）ランジ
スタにより、それぞれのメモリセルキャパシタの情報の
読み出しおよび書き込みを行なう構成とする。すなわち
、１つのトレンチ内に分離用絶縁膜を形成し、その内部
に２つのメモリセルキャパシタを多層構造に構成してい
る。
び第２のメモリセルキャパシタの電荷蓄積部は、それぞ
れのメモリセルの信号読み出し用ＭＯＳトランジスタの
ソース部に接続され前記信号読み出し用ＭＯ３）ランジ
スタにより、それぞれのメモリセルキャパシタの情報の
読み出しおよび書き込みを行なう構成とする。すなわち
、１つのトレンチ内に分離用絶縁膜を形成し、その内部
に２つのメモリセルキャパシタを多層構造に構成してい
る。
従来では、隣接するメモリセルのトレンチ間隔を狭くす
ると、それらの電荷蓄積部間でパンチスルーが起こりや
すく情報が破壊されたり、電荷蓄積部から基板への電荷
リークのため、メモリセルの情報の保持時間が短くなっ
たりしたが、この発明の半導体メモリ装置におけるメモ
リセルでは、１つのトレンチ内に隣接する２つのメモリ
セルのメモリセルキャパシタが重ねて形成され、それぞ
れの電荷蓄積部間、および電荷蓄積部と基板との間は、
完全に各絶縁膜で分離されているため、これらの間での
電荷リークはなくなり、安定したメモリセルとなる。
ると、それらの電荷蓄積部間でパンチスルーが起こりや
すく情報が破壊されたり、電荷蓄積部から基板への電荷
リークのため、メモリセルの情報の保持時間が短くなっ
たりしたが、この発明の半導体メモリ装置におけるメモ
リセルでは、１つのトレンチ内に隣接する２つのメモリ
セルのメモリセルキャパシタが重ねて形成され、それぞ
れの電荷蓄積部間、および電荷蓄積部と基板との間は、
完全に各絶縁膜で分離されているため、これらの間での
電荷リークはなくなり、安定したメモリセルとなる。
以下、この発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は、この発明の一実施例の半導体メモリ装置の構
成を示す図で、（Ａ＞は要部平面図、（Ｂ）は同図（Ａ
）のａ−ａ’線の断面図である。
成を示す図で、（Ａ＞は要部平面図、（Ｂ）は同図（Ａ
）のａ−ａ’線の断面図である。
第１図において、１はビット線を構成する導電体、２は
ビット線を構成する導電体１に接続されたドレイン部、
３はワード線を構成する信号読み出し用ＭＯ３Ｉ−ラン
ジスタのゲート電極である。
ビット線を構成する導電体１に接続されたドレイン部、
３はワード線を構成する信号読み出し用ＭＯ３Ｉ−ラン
ジスタのゲート電極である。
４は上記信号読み出し用ＭＯ３）ランジスタのゲート酸
化膜、５はセルプレート電圧源に接続されたセルプレー
ト電極である。６はセル間の分離用絶縁膜、７は各導電
体間の層間絶縁膜、８はドレイン部２と反対導電型の基
板、９はドレイン部２と同導電型のメモリセルのソース
部、１０は第１のメモリセルの電荷蓄積部、１１は第１
のメモリセルキャパシタを構成する絶縁膜、１２は第２
のメモリセルの電荷蓄積部、１３は第２のメモリセルキ
ャパシタを構成する絶縁膜である。１４はビット線を構
成する導電体ｌとドレイン部２とを接続するコンタクト
窓、１５はソース部９と第１のメモリセルの電荷蓄積部
１０とを接続するコンタクト窓、１６は９のソース部９
と第２のメモリセルの電荷蓄積部１２とを接続するコン
タクト窓である。
化膜、５はセルプレート電圧源に接続されたセルプレー
ト電極である。６はセル間の分離用絶縁膜、７は各導電
体間の層間絶縁膜、８はドレイン部２と反対導電型の基
板、９はドレイン部２と同導電型のメモリセルのソース
部、１０は第１のメモリセルの電荷蓄積部、１１は第１
のメモリセルキャパシタを構成する絶縁膜、１２は第２
のメモリセルの電荷蓄積部、１３は第２のメモリセルキ
ャパシタを構成する絶縁膜である。１４はビット線を構
成する導電体ｌとドレイン部２とを接続するコンタクト
窓、１５はソース部９と第１のメモリセルの電荷蓄積部
１０とを接続するコンタクト窓、１６は９のソース部９
と第２のメモリセルの電荷蓄積部１２とを接続するコン
タクト窓である。
この半導体メモリ装置では、半導体の基板８にトレンチ
を掘り、このトレンチの内壁および基板８の表面にわた
って分離用絶縁膜６を形成し、この分離用絶縁膜６の内
側に導電体からなる第１のメモリセルキャパシタの電荷
蓄積部１０を形成し、その内側に第１のメモリセルキャ
パシタの絶縁膜１１を形成し、その内側に導電体からな
るセルプレート電極５を形成する。このセルプレート電
極５は、第１および第２のメモリセルキャパシタのセル
プレートとして共用されるものである。さらに、このセ
ルプレート電極５の内側に第２のメモリセルキャパシタ
の絶縁膜１３を形成し、最後に、導電体からなる第２の
メモリセルキャパシタの電荷蓄積部１２でトレンチを埋
める。
を掘り、このトレンチの内壁および基板８の表面にわた
って分離用絶縁膜６を形成し、この分離用絶縁膜６の内
側に導電体からなる第１のメモリセルキャパシタの電荷
蓄積部１０を形成し、その内側に第１のメモリセルキャ
パシタの絶縁膜１１を形成し、その内側に導電体からな
るセルプレート電極５を形成する。このセルプレート電
極５は、第１および第２のメモリセルキャパシタのセル
プレートとして共用されるものである。さらに、このセ
ルプレート電極５の内側に第２のメモリセルキャパシタ
の絶縁膜１３を形成し、最後に、導電体からなる第２の
メモリセルキャパシタの電荷蓄積部１２でトレンチを埋
める。
そして、第１のメモリセルキャパシタの電荷蓄積部１０
および第２のメモリセルキャパシタの電荷蓄積部１２は
、それぞれのメモリセルの信号読み出し用ＭＯ３Ｉ−ラ
ンジスタのソース部９．９に接続され信号読み出し用Ｍ
Ｏ３）ランジスタにより、それぞれのメモリセルキャパ
シタの情報の読み出しおよび書き込みを行なう構成とす
る。すなわち、１つのトレンチ内に分離用絶縁膜を形成
し、その内部に２つのメモリセルキャパシタを多層構造
に構成している。
および第２のメモリセルキャパシタの電荷蓄積部１２は
、それぞれのメモリセルの信号読み出し用ＭＯ３Ｉ−ラ
ンジスタのソース部９．９に接続され信号読み出し用Ｍ
Ｏ３）ランジスタにより、それぞれのメモリセルキャパ
シタの情報の読み出しおよび書き込みを行なう構成とす
る。すなわち、１つのトレンチ内に分離用絶縁膜を形成
し、その内部に２つのメモリセルキャパシタを多層構造
に構成している。
以上のように、この半導体メモリ装置は、１つのトレン
チの内壁に分離用絶縁膜６を形成し、その内側に第１の
メモリセルキャパシタの電荷蓄積部１０と、第１のメモ
リセルキャパシタの絶縁膜１１と、メモリセルキャパシ
タのセルプレート電極５と、第２のメモリセルキャパシ
タの絶縁膜１３と、第２のメモリセルキャパシタの電荷
蓄積部１２とを層状に形成することによって、１つのト
レンチ内に２つのメモリセルキャパシタを構成している
。
チの内壁に分離用絶縁膜６を形成し、その内側に第１の
メモリセルキャパシタの電荷蓄積部１０と、第１のメモ
リセルキャパシタの絶縁膜１１と、メモリセルキャパシ
タのセルプレート電極５と、第２のメモリセルキャパシ
タの絶縁膜１３と、第２のメモリセルキャパシタの電荷
蓄積部１２とを層状に形成することによって、１つのト
レンチ内に２つのメモリセルキャパシタを構成している
。
動作に関しては、従来例の第２図のものと同様に、ワー
ド線を構成するゲート電極３を論理電圧“Ｈ”にするこ
とにより、ビット線を構成する導電体１の情報をドレイ
ン部２からソース部９を通して、第１のメモリセルの場
合は電荷蓄積部１０へ、第２のメモリセルの場合は電荷
蓄積部１２へと書き込んだり、あるいは逆にメモリセル
の情報をビット線を構成する導電体１へ読み出すという
動作を行う。
ド線を構成するゲート電極３を論理電圧“Ｈ”にするこ
とにより、ビット線を構成する導電体１の情報をドレイ
ン部２からソース部９を通して、第１のメモリセルの場
合は電荷蓄積部１０へ、第２のメモリセルの場合は電荷
蓄積部１２へと書き込んだり、あるいは逆にメモリセル
の情報をビット線を構成する導電体１へ読み出すという
動作を行う。
この実施例の半導体メモリ装置におけるメモリセルでは
、１つのトレンチ内に隣接する２つのメモリセルのメモ
リセルキャパシタが重ねて形成され、それぞれの電荷蓄
積部１０．１２間、および電荷蓄積部１．０．１２と基
板８との間は、完全に各絶縁膜６，１１．１３で分離さ
れているため、これらの間での電荷リークはなくなり、
安定したメモリセルとなる。
、１つのトレンチ内に隣接する２つのメモリセルのメモ
リセルキャパシタが重ねて形成され、それぞれの電荷蓄
積部１０．１２間、および電荷蓄積部１．０．１２と基
板８との間は、完全に各絶縁膜６，１１．１３で分離さ
れているため、これらの間での電荷リークはなくなり、
安定したメモリセルとなる。
この発明の半導体メモリ装置によれば、１つのトレンチ
の内壁に分離用絶縁膜を形成し、その内部に絶縁膜を介
して２つのメモリセルキャパシタを層状に形成したので
、複数のメモリセルを近接配置しても、隣接するメモリ
セルの電荷蓄積部間や、電荷蓄積部から基板への電荷リ
ークをなくすことができ、信頼性が高く、かつ特性が良
好となり、その実用的効果は極めて大きい。
の内壁に分離用絶縁膜を形成し、その内部に絶縁膜を介
して２つのメモリセルキャパシタを層状に形成したので
、複数のメモリセルを近接配置しても、隣接するメモリ
セルの電荷蓄積部間や、電荷蓄積部から基板への電荷リ
ークをなくすことができ、信頼性が高く、かつ特性が良
好となり、その実用的効果は極めて大きい。
第１図（Ａ）はこの発明による半導体メモリ装置の一実
施例の要部平面図、第１図（Ｂ）は同図（Ａ）のａ−ａ
’線の断面図、第２図（Ａ）は従来の半導体メモリ装置
の一例の要部平面図、第２図（Ｂ）は同図（Ａ）のａ−
ａ’の断面図である。
施例の要部平面図、第１図（Ｂ）は同図（Ａ）のａ−ａ
’線の断面図、第２図（Ａ）は従来の半導体メモリ装置
の一例の要部平面図、第２図（Ｂ）は同図（Ａ）のａ−
ａ’の断面図である。
Claims (1)
- 半導体基板に掘られたトレンチの内壁に形成された分離
用絶縁膜と、この分離用絶縁膜の内側に形成された第１
のメモリセルキャパシタの電荷蓄積部と、この第１のメ
モリセルキャパシタの電荷蓄積部の内側に形成された第
１のメモリセルキャパシタの絶縁膜と、この第１のメモ
リセルキャパシタの絶縁膜の内側に形成された第１およ
び第２のメモリセルキャパシタの共用のセルプレート電
極と、このセルプレート電極の内側に形成された第２の
メモリセルキャパシタの絶縁膜と、この第２のメモリセ
ルキャパシタの絶縁膜の内側に形成された第２のメモリ
セルキャパシタの電荷蓄積部とから構成されるメモリセ
ル構造を有する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026988A JPH02206165A (ja) | 1989-02-06 | 1989-02-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026988A JPH02206165A (ja) | 1989-02-06 | 1989-02-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206165A true JPH02206165A (ja) | 1990-08-15 |
Family
ID=12208544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026988A Pending JPH02206165A (ja) | 1989-02-06 | 1989-02-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04283963A (ja) * | 1991-03-13 | 1992-10-08 | Sharp Corp | ダイナミックｒａｍ及びその製造法 |
-
1989
- 1989-02-06 JP JP1026988A patent/JPH02206165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04283963A (ja) * | 1991-03-13 | 1992-10-08 | Sharp Corp | ダイナミックｒａｍ及びその製造法 |
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