JPH02207304A

JPH02207304A - パルス出力装置

Info

Publication number: JPH02207304A
Application number: JP1030301A
Authority: JP
Inventors: Hideyo Kanayama; 金山　英世; Yukio Maehashi; 幸男前橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-08
Filing date: 1989-02-08
Publication date: 1990-08-17
Anticipated expiration: 2011-01-29
Also published as: JPH087608B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパルス出力装置に関し、特に、マイクロコンピ
ュータを用いて、高速にてパルス幅変調信号を出力する
パルス出力装置に関する。

〔従来の技術〕

近年、集積回路技術の発達に伴い、ＣＰＵのほかにメモ
リ、割込み制御回路、タイマ等の周辺装置などを同一半
導体基板上に備えたマイクロコンピュータが出現してい
る。このマイクロコンピュータを応用した機器は多種多
様であるが、誘導電動機をパルス幅変調（以下、ＰＷＭ
と略記する）により駆動するインバータも一つの応用例
である。

一般に、誘導電動機は、直流′Ｓ動機に比較して構造が
簡単であるが、回転数の制御は周波数を変える必要があ
るため制御装置が複雑となり、装置全体として高価であ
ると言われている。しかし、前述のマイクロコンピュー
タの出現により、近年ではＰＩＩＭによる誘導電動機駆
動が一般的となっている。

第６図は、従来のマイクロコンピュータを用いたパルス
出力装置を示すプロ；７り図である。第６図に示される
ように、このパルス出力装置は、データバス１０８に対
応して、汎用レジスタ（以下、ＲＥＧと略記する）２４
と、算術論理演算ユニット（以下、ＡＬＵと略記する）
２５と、プログラムステータスワード〈以下、ＰＳｗと
略記する）２６と、中央処理装置（以下、ＣＰＵと略記
する）の制御を行う実行制御ユニット２７と、プログラ
ム実行アドレスを保持するプログラムカウンタ（以下、
ＰＣと略記する）２８と、プログラムを格納するリード
オンリーメモリ（以下、ＲＯＭと略記する）２９と、各
種データを格納するランダムアクセスメモリ（以下、Ｒ
Ａにと略記する）　３０と、タイマ３１と、入出力要求
信号を受けて優先順位制御を行う割込制御ユニット（以
下、ＩＮＴＣと略記する）３２と、ボート３３と、を備
えて構成される。

なお、第７図は、タイマ３１のブロック図で、周期信号
Φをカウントするカウンタ３４、およびカウンタ３４と
の一致を検出するコンベアレジスタ３５により構成され
ている。

以下、第５図のＰＷＭ信号を示すタイムチャートおよび
第８図のフローチャートを参照し、ＰＷＭ信号が、ＰＩ
、Ｐ２およびＰ３により形成されて出力される場合につ
いて、従来例の説明を行う。

第７図において、所定の周期信号Φは、カウタ３４にお
いて計数され、その出力は、コンベアレジスタ３５に送
られる。コンベアレジスタ３５においては、カウンタ３
４の出力との数値比較が行われ、−致した時点（Ｌｌ）
において、一致信号１０６が出力される。この一致信号
１０６は、カウンタ３４に入力されてカウンタ３４を初
期化するとともに、入出力要求信号１０６としてＴＮＴ
Ｃ３２に送られる。第６図において、時刻Ｌ１において
入出力要求信号１０６が発生されると、ＩＮＴＣ３２に
おいては、この入出力要求信号１０６を受けて割込要求
信号１０７が生成され、実行制御ユニット２７に送出さ
れる。実行制御ユニット２７においては、割込要求信号
１０７の入力を受けて、現時点において実行中の命令の
終了後に、ＰＳＷ　２６およびＰＣ２ｇをＲＡＭ　３０
に待避させる処理が実行され、割込要求信号１０７に対
応するタイマ割込処理の実行が開始され゛る。

このタイマ割込処理においては、各種のＲＥＧ　２４を
ＲＡＭ　３０に待避させた後、ボート３３が設定され、
復帰までの処理が実行される。このような処理手順は、
時刻Ｌ６に至るまで繰返して実行され、−周期Ｔに対応
する処理が完了されて、所定のＰＷＭ信−号ＰＬ、Ｐ２
およびＰ３がボート３３より出力される（第５図参照）
、言うまでもなく、時刻をシフトさせることにより、次
の周期Ｔにおいても、同様の手順によりＰＷＭ信号ＰＩ
、Ｐ２およびＰ３が出力される。

〔発明が解決しようとする課題〕

上述した従来のパルス出力装置においては、割込要求に
要する時間の制約により、出力されるＰＷＭ信号の周波
数を高くすることが不可能であるという欠点があり、ま
た、この欠点を解決するために、マイクロコンピュータ
の他に専用ＬＳＩを別個に用いてＰＷＭ制御を行う場合
には、パルス発生装置自体の価格が高価となり、経済的
に見合わないという欠点がある。

〔課題を解決するための手段〕

本発明のパルス出力装置は、プログラムおよびデータを
格納するメモリと、所定の周辺装置から発生される処理
要求（１）に基づく処理と所定のプログラムによる処理
とを選択的に実行する中央処理装置と、を含むマイクロ
コンピュータを用いて形成されるパルス出力装置におい
て、前記処理要求（１）を受けて前記マイクロコンピュ
ータの処理優先順位を制御する割込制御手段と、所定の
周期信号を計数する計数手段と、前記計数手段の出力と
自己の設定値との一致を検出して生成される一致信号を
出力し、この一致信号を以って前記計数手段を初期化す
るとともに、前記処理要求（１）に含まれる所定の処理
要求（２）を前記割込制御手段に送出する比較手段と、
前記計数手段の出力と個々の自己設定値との一致を検出
して生成される一致信号を個別に出力し、それぞれにお
いてこの−致信号を介して前記処理要求（１）に含まれ
る所定の処理要求（３）を前記割込制御手段に送出する
２Ｋ　（Ｋ　：　２以上の整数）個の比較手段群と、前
記比較手段群より出力される一致信号のに個の組合せペ
ア出力によりセットまたはリセットされ、所定のパルス
幅変調信号を出力するに個の７リツプフロツプと、を含
むパルス制御手段を備え、且つ、前記マイクロコンピュ
ータが、前記処理要求（Ｌ）に対応して、前記中央処理
装置における前記プログラムによる処理の実行を中断し
、その中断時点における処理情報を他の格納領域に待避
させることなく、予め前記メモリに設定されているデー
タを前記比較手段群に転送し、各比較手段群に設定され
ている個々の周期毎に、逐次、複数の前記パルス幅変調
信号を出力させるＭ御機能を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示すブロック図、第２図および
第３図は、それぞれ本実施例に含まれるＲＥＧ（汎用レ
ジスタ）およびパルス制御ユニットのブロック図である
。第１図に示されるように１本実施例は、パスライン１
０５に対応して、各種データを一時的に格納すＲＥＧ　
１と、加減乗除算・論理演算を実行するＡＬＵ　２と、
プログラム実行状態等を保持するＰＳＷ　３と、中央処
理装置の実行を制御する実行制御ユニット４と、実行制
御ユニット４に包含されて各命令の実行を制御するマイ
クロプログラムＲＯＭとそのシーケンサとを含むマイク
ロプログラムＲＯ１４／シーケンサ１０と、プログラム
の実行アドレスを保持するＰＣ５と、プログラムおよび
データが格納されるＲＯ１４６と、各種のデータを格納
するＲＡ１４７と、所定のＰＷＭ信号を出力するための
パルス制御ユニット８と、所定の入出力要求信号を入力
として、優先順位判別および割込み処理形態指定等の処
理を行うＩＮＴＣ９と、を備えている。

第１図において、ＩＮＴＣ９より出力され、実行制御ユ
ニット４に入力される割込要求信号１０２が論理“１”
の場合には、実行制御ユニット４に対して割込要求をし
ていることを示しており、また論理“０”の場合には、
実行制御ユニット４に対して割込要求をしていないこと
を示している。割込要求信号１０２が論理“１”で；割
込処理形態指定信号１０３が論理“０”の場合、実行Ｉ
ＩＩ御ユニット４においては、現在実行中の命令終了後
に、プログラムの実行が一時中断され、２８％１３およ
びＰＣ５の内容が、ＲＥＧ　１の内部に予め設定されて
いるポインタ（図示されない）によりＲＡＭ　７に待避
された後、入出力要求信号１０１に応じたベクタアドレ
スがＰＣ５に設定され、ＲＯＭ　６の内容に基づいて割
込処理プログラムが実行される。

割込処理プログラムの最後において、割込復帰命令によ
り、ＰＣ５およびＰＳＷ　３がＲＡ１４７から復元され
、割込処理により中断されていたプログラムの実行が再
開される。この割込処理形態を以下ベクタ処理という、
また、割込要求信号１０２が論理“１”であり、且つ割
込処理形態指定信号１０３も論理“１”の場合には、現
在実行中の命令終了後にプログラムの実行が一時中断さ
れ、ＰＳＷ　３およびＰＣ５の内容を保持したまま待避
処理を実行することなく、入出力要求に応じて、予め設
定されているＲＡＭ　Ｔ上の特定番地の内容により、入
出力要求のあった周辺装置とＲＡＭ　７との間でデータ
転送が実行され、転送終了後に直ちに中断されていたプ
ログラムの実行が再開される。この割込処理形態を以下
マクロサービスという。

第２図および第３国は、それぞれパルス制御ユニット８
およびｒＮＴｃ　９の構成を示すブロック図であり、前
者のパルス制御ユニット８は、カウンタ１１、コンベア
レジスタ１２〜１８およびＳＲフリップフロップ１９〜
２１により構成され、後者のＩＮＴＣ９は、優先順位判
別・割込保留制御ユニット２２および複数の処理形態指
定レジスタ２３ａ〜２３ｇにより構成されている。

第２図において、所定の周期信号Φは、カウンタ１１に
おいて計数され、その出力は、コンベアレジスタ１２〜
１８に送られる。コンベアレジスタ１２においては、カ
ウンタ１１の出力との数値比較が行われ、一致した時点
において、−致信号１０１ａが出力される。この一致信
号１０１ａは、カウンタ１１に入力されてカウンタ１１
を初期化するとともに、入出力要求信号１０１の一つと
してＩＮＴＣ９に送られる。また、コンベアレジスタ１
３〜１８においても、カウンタ１１との数値比較が行わ
れ、一致時点において、それぞれ一致信号１０１ｂ〜１
０１ｇが出力されて、対応するＳＲフリップフロップ１
９〜２１に入力されるとともに、これらの一致信号も、
共に入出力要求信号１０１の一環としてＩＮＴＣ９に送
られる。

第３図において、パルスＭ御ユニット８から送られてく
る複数の入出力要求信号１０１ａ〜１０１ｇは、優先順
位判別・割込保留制御ユニット２２に入力される。優先
順位判別・割込保留制御ユニット２２には、前記複数の
入出力要求信号１０１ａ〜１０１ｇのそれぞれに対応す
る処理形態指定レジスタ２３ａ〜２３ｇから、それぞれ
処理形態指定信号も入力されており、優先順位ならびに
入出力要求保留に関する制御作用が行われて、割込要求
信号１０２および割込処理形態信号１０３が出力され、
実行制御ユニット４に送られる。

第４図は、マクロサービス処理のモードを指定するため
のマクロサービス・チャンネルの構造を示すアドレスマ
ツプで、アドレスＮのマクロサービスモードでデータの
転送方向、ワード／バイトの区別等が指定され、Ｎ＋１
番地のチャンネルポインタにより転送データの格納番地
Ｍが指定される。データがワード指定である場合には、
図のように、ＭおよびＭ−）−１番地にワードデータが
格納される。マクロサービス−チャンネルは、各入出力
要求に対応して、予め設定すべきＲＡＭ　７上の番地が
決められており、マクロサービス処理を行う入出力要求
に対しては、これらの番地にマクロサービス・チャンネ
ルが設定される。

次に、ＰＷＭ信号のタイミングチャートを示す第５図（
ａ）、（ｂ）、（ｃ）および（ｄ）を参照して、ｐｗＭ
信号出力に対する制御作用につき説明する。

第２図において、コンベアレジスタ１２には、第５図に
示されるＰＷＭ周期周期対応する値が設定され、コンベ
アレジスタ１３．１４，１５，１６．１７および１８に
は、それぞれ（ｔｓ　　ｔｏ）、（Ｌｘ　　ｔｏ）、（
ｔ４Ｌｏ）。

（ｈ　　ｔｏ＞、（ｕｓ　　ｔｏ）および（１−ｔｏ）
の時間に相当する値が設定される０割込処理形態の指定
としては、第３図における１ｏｌａによりベクタ割込処
理が指定され、１０１ｂ〜１０１ｇによりマクロサービ
ス処理が指定されて、それぞれＲＡ１４７の定められた
番地にマクロサービス・チャンネルが設定される。マク
ロサービス・チャンネルのワードデータには周期Ｔで示
される次の周期のセット・リセット・タイミングに相当
する値がそれぞれ設定される。

次に、カウンタ１１をスタートさせると、時刻Ｌ！にお
いては、ＳＲフリップフロップ２１がリセットされると
同時に入出力要求信号が発生され、ｃｐｕにおいては現
在実行中のプログラムが一時中断されて、ＰＳＷ　３お
よびＰＣ５を待避させることなしに、ＲＡ１４７に設定
されている対応するデータがコンベアレジスタ１８に転
送される。この転送が完了すると、中断されていたプロ
グラムの処理が継続して再開される。このような動作は
、時刻１１〜ｔ６における各時刻においても、それぞれ
のコンベアレジスタに対応して同様に実行されて、周期
Ｔを一周期とするＰＷＭ信号信号−１〜Ｐ３ＳＲフリッ
プ７０ツブ１９〜２１から出力される。第５図（ａ）に
示されるのは、カウンタ１１における周期Ｔの信号を示
し、第５図（ｂ）、　（Ｃ）および（Ｃ）は、それぞれ
ＰＷＭ信号ＰＩ、Ｐ２およびＰ３を示している。

周期Ｔの最終時刻し。、には、コンベアレジスタ１２に
おける一致信号１０１ａが出力され、カウンタ１１が初
期化されるとともに、入出力要求信号も発生されて、ベ
クタ割込処理が実行される。このベクタ割込処理におい
ては、次のＰＷＭ信号の周期に必要なセット・リセット
・タイミングに相当する値が、それぞれのマクロサービ
ス・チャンネルのワードデータ格納番地に設定される。

以上の動作が繰返し実行されることにより、所期のＰＷ
Ｍ信号ＰＩ、Ｐ２およびＰ３が得られる。

従って、本実施例により明らかなように、マクロサービ
ス処理とパルス制御ユニットとを組合せて使用すること
により、ＰＷＭ信号を変化させるタイミングがリアルタ
イムで制御することが可能となり、Ｐ漣およびＰＣ等に
おける待避処理も不要となる。また、マクロサービス・
チャンネルのデータ設定領域がバッファレジスタに代る
なめ、次のＰＷＭ信号を事前に設定することが可能とな
り、ＰＷＭ信号の周期が短縮される。

〔発明の効果〕

以上、詳細に説明したように、本発明は、マクロサービ
ス処理とパルス制御処理とを組合せて運用動作させるこ
とにより、ＰＷＭ信号の変化タイミングをリアルタイム
で制御することができるとともに、ｐｓｗおよびＰＣ等
の待避処理が不要となるため、入出力処理が高速にて実
現されるという効果がある。また、ＰＷＭ周期が短縮化
されて、ＰＷＭ信号の周波数を高くすることが容易であ
るとともに、専用ＬＳＩを別個に設ける必要がなく、安
価で高速のＰＷＭ信号制御ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、前記一実施例に含まれるパルス制御ユニットのブロ
ック図、第３図は、前記一実施例に含まれるＩＮＴＣ（
割込み制御ユニット）のブロック図、第４図はマクロサ
ービス・チャンネルを示す図、第５図は、ＰＷＭ信号の
タイミングチャートを示す図、第６図は、従来０マイク
ロコンピユータを用いるパルス出力回路のブロック図、
第７図は、前記従来のパルス出力回路に含まれるタイマ
のブロック図、第８図は、従来のＰＷＭ＄制御における
フローチャートを示す図である。図において、■、２４・・・・・・ＲＥＧ（汎用レジス
タ）、２゜２５・・・・・・ＡＬＵ（算術論理演算ユニ
ット）、　３．２６・・・　−・ｐｓｗ（プログラムス
テータスワード）　、４．２７・−・・・−実行制御ユ
ニット、５．２８−・・・・−ＰＣ（プログラムカウン
タ）　、６．２９・・−・・・ＲＡＭ（リードオンリー
メモリ）、７゜３０・・・・−・ＲＡＭ（ランダムアク
セスメモリ）、８・・・−・パルス制御ユニット、９，
３２・・・・・−ＩＮＴＣ（割込み制御ユニット）　、
１０−・・・・−マイクロプログラムＲＯ１４／シーケ
ンサ、１１，３４・・−・・・カウンタ、１２〜１８．
３５・旧・・コンベアレジスタ、１９〜２１・・・−・
・ＳＲフリップフロップ、２２・・・・・・優先順位判
別・割込保留制御ユニット、２３ａ〜２３ｇ・・・・・
・処理形態指定レジスタ、３１・・・・・・タイマ、３
３・・・・・・ボート。＾４邑ｔ。ｔｌｔｚ　ｔｘ　ｔ＋ｔ５ｔ６」５因３ＦＪ−一−コ）勺了しす゛人７＾了凶

Claims

【特許請求の範囲】

プログラムおよびデータを格納するメモリと、所定の周
辺装置から発生される処理要求（１）に基づく処理と所
定のプログラムによる処理とを選択的に実行する中央処
理装置と、を含むマイクロコンピュータを用いて形成さ
れるパルス出力装置において、前記処理要求（１）を受
けて前記マイクロコンピュータの処理優先順位を制御す
る割込制御手段と、所定の周期信号を計数する計数手段
と、前記計数手段の出力と自己の設定値との一致を検出
して生成される一致信号を出力し、この一致信号を以つ
て前記計数手段を初期化するとともに、前記処理要求（
１）に含まれる所定の処理要求（２）を前記割込制御手
段に送出する比較手段と、前記計数手段の出力と個々の
自己設定値との一致を検出して生成される一致信号を個
別に出力し、それぞれにおいてこの一致信号を介して前
記処理要求（１）に含まれる所定の処理要求（３）を前
記割込制御手段に送出する２Ｋ（Ｋ：２以上の整数）個
の比較手段群と、前記比較手段群より出力される一致信
号のＫ個の組合せペア出力によりセットまたはリセット
され、所定のパルス幅変調信号を出力するに個のフリッ
プフロップと、を含むパルス制御手段を備え、且つ、前
記マイクロコンピュータが、前記処理要求（１）に対応
して、前記中央処理装置における前記プログラムによる
処理の実行を中断し、その中断時点における処理情報を
他の格納領域に待避させることなく、予め前記メモリに
設定されているデータを前記比較手段群に転送し、各比
較手段群に設定されている個々の周期毎に、逐次、複数
の前記パルス幅変調信号を出力させる制御機能を有する
ことを特徴とするパルス出力装置。