JPH087608B2 - パルス出力装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス出力装置に関し、特に、マイクロコン
ピュータを用いて、高速にてパルス幅変調信号を出力す
るパルス出力装置に関する。

〔従来の技術〕

近年、集積回路技術の発達に伴い、CPUのほかにメモ
リ、割込み制御回路、タイマ等の周辺装置などを同一半
導体基板上に備えたマイクロコンピュータが出現してい
る。このマイクロコンピュータを応用した機器は多種多
様であるが、誘導電動機をパルス幅変調（以下、PWMと
略記する）により駆動するインバータも一つの応用例で
ある。

一般に、誘導電動機は、直流電動機に比較して構造が
簡単であるが、回転数の制御は周波数を変える必要があ
るため制御装置が複雑となり、装置全体として高価であ
ると言われている。しかし、前述のマイクロコンピュー
タの出現により、近年ではPWMによる誘導電動機駆動が
一般的となっている。

第６図は、従来のマイクロコンピュータを用いたパル
ス出力装置を示すブロック図である。第６図に示される
ように、このパルス出力装置は、データバス108に対応
して、汎用レジスタ（以下、REGと略記する）24と、算
術論理演算ユニット（以下、ALUと略記する）25と、プ
ログラムステータスワード（以下、PSWと略記する）26
と、中央処理装置（以下、CPUと略記する）の制御を行
う実行制御ユニット27と、プログラム実行アドレスを保
持するプログラムカウンタ（以下、PCと略記する）28
と、プログラムを格納するリードオンリーメモリ（以
下、ROMと略記する）29と、各種データを格納するラン
ダムアクセスメモリ（以下、RAMと略記する）30と、タ
イマ31と、入出力要求信号を受けて優先順位制御を行う
割込制御ユニット（以下、INTCと略記する）32と、ポー
ト33と、を備えて構成される。

なお、第７図は、タイマ31のブロック図で、周期信号
Φをカウントするカウンタ34、およびカウンタ34との一
致を検出するコンペアレジスタ35により構成されてい
る。

以下、第５図のPWM信号を示すタイムチャートおよび
第８図のフローチャートを参照し、PWM信号が、P1,P2お
よびP3により形成されて出力される場合について、従来
例の説明を行う。

第７図において、所定の周期信号Φは、カウタ34にお
いて計数され、その出力は、コンペアレジスタ35に送ら
れる。コンペアレジスタ35においては、カウンタ34の出
力との数値比較が行われ、一致した時点（t₁）におい
て、一致信号106が出力される。この一致信号106は、カ
ウンタ34に入力されてカウンタ34を初期化するととも
に、入出力要求信号106としてINTC32に送られる。第６
図において、時刻t₁において入出力要求信号106が発生
されると、INTC32においては、この入出力要求信号106
を受けて割込要求信号107が生成され、実行制御ユニッ
ト27に送出される。実行制御ユニット27においては、割
込要求信号107の入力を受けて、現時点において実行中
の命令の終了後に、PSW26およびPC28をRAM30に待避させ
る処理が実行され、割込要求信号107に対応するタイマ
割込処理の実行が開始される。

このタイマ割込処理においては、各種のREG24をRAM30
に待避させた後、ポート33が設定され、復帰までの処理
が実行される。このような処理手段は、時刻t₆に至るま
で繰返して実行され、一周期Ｔに対応する処理が完了さ
れて、所定のPWM信号P1,P2およびP3がポート33より出力
される（第５図参照）。言うまでもなく、時刻をシフト
させることにより、次の周期Ｔにおいても、同様の手順
によりPWM信号P1,P2およびP3が出力される。

〔発明が解決しようとする課題〕

上述した従来のパルス出力装置においては、割込要求
に要する時間の制約により、出力されるPWM信号の周波
数を高くすることが不可能であるという欠点があり、ま
た、この欠点を解決するために、マイクロコンピュータ
の他に専用LSIを別個に用いてPWM制御を行う場合には、
パルス発生装置自体の価格が高価となり、経済的に見合
わないという欠点がある。

〔課題を解決するための手段〕

本発明のパルス出力装置は、プログラムおよびデータ
を格納するメモリと、所定の周辺装置から発生される処
理要求（１）に基づく処理と所定のプログラムによる処
理とを選択的に実行する中央処理装置と、を含むマイク
ロコンピュータを用いて形成されるパルス出力装置にお
いて、前記処理要求（１）を受けて前記マイクロコンピ
ュータの処理優先順位を制御する割込制御手段と、所定
の周期信号を計数する計数手段と、前記計数手段の出力
と自己の設定値との一致を検出して生成される一致信号
を出力し、この一致信号を以つて前記計数手段を初期化
するとともに、前記処理要求（１）に含まれる所定の処
理要求（２）を前記割込制御手段に送出する比較手段
と、前記計数手段の出力と個々の自己設定値との一致を
検出して生成される一致信号を個別に出力し、それぞれ
においてこの一致信号を介して前記処理要求（１）に含
まれる所定の処理要求（３）を前記割込制御手段に送出
する2K（K:2以上の整数）個の比較手段群と、前記比較
手段群より出力される一致信号のＫ個の組合せペア出力
によりセットまたはリセットされ、所定のパルス幅変調
信号を出力するＫ個のフリップフロップと、を含むパル
ス制御手段を備え、且つ、前記マイクロコンピュータ
が、前記処理要求（１）に対応して、前記中央処理装置
における前記プログラムによる処理の実行を中断し、そ
の中断時点における処理情報を他の格納領域に待避させ
ることなく、予め前記メモリに設定されているデータを
前記比較手段群に転送し、各比較手段群に設定されてい
る個々の周期毎に、逐次、複数の前記パルス幅変調信号
を出力させる制御機能を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例を示すブロック図、第２図およ
び第３図は、それぞれ本実施例に含まれるREG（汎用レ
ジスタ）およびパルス制御ユニットのブロック図であ
る。第１図に示されるように、本実施例は、バスライン
105に対応して、各種データを一時的に格納するREG1
と、加減乗除算・論理演算を実行するALU2と、プログラ
ム実行状態等を保持するPSW3と、中央処理装置の実行を
制御する実行制御ユニット４と、実行制御ユニット４に
包含されて各命令の実行を制御するマイクロプログラム
ROMとそのシーケンサとを含むマイクロプログラムROM/
シーケンサ10と、プログラムの実行アドレスを保持する
PC5と、プログラムおよびデータが格納されるROM6と、
各種のデータを格納するRAM7と、所定のPWM信号を出力
するためのパルス制御ユニット８と、所定の入出力要求
信号を入力として、優先順位判別および割込み処理形態
指定等の処理を行うINTC9と、を備えている。

第１図において、INTC9より出力され、実行制御ユニ
ット４に入力される割込要求信号102が論理“1"の場合
には、実行制御ユニット４に対して割込要求をしている
ことを示しており、また論理“0"の場合には、実行制御
ユニット４に対して割込要求をしていないことを示して
いる。割込要求信号102が論理“1"で、割込処理形態指
定信号103が論理“0"の場合、実行制御ユニット４にお
いては、現在実行中の命令終了後に、プログラムの実行
が一時中断され、PSW3およびPC5の内容が、REG1の内部
に予め設定されているポインタ（図示されない）により
RAM7に待避された後、入出力要求信号101に応じたベク
タアドレスがPC5に設定され、ROM6の内容に基づいて割
込処理プログラムが実行される。

割込処理プログラムの最後において、割込復帰指令に
より、PC5およびPSW3がRAM7から復元され、割込処理に
より中断されていたプログラムの実行が再開される。こ
の割込処理形態を以下ベクタ処理という。また、割込要
求信号102が論理“1"であり、且つ割込処理形態指定信
号103も論理“1"の場合には、現在実行中の命令終了後
にプログラムの実行が一時中断され、PSW3およびPC5の
内容を保持したまま待避処理を実行することなく、入出
力要求に応じて、予め設定されているRAM7上の特定番地
の内容により、入出力要求のあった周辺装置とRAM7との
間でデータ転送が実行され、転送終了後に直ちに中断さ
れていたプログラムの実行が再開される。この割込処理
形態を以下マクロサービスという。

第２図および第３図は、それぞれパルス制御ユニット
８およびINTC9の構成を示すブロック図であり、前者の
パルス制御ユニット８は、カウンタ11、コンペアレジス
タ12〜18およびSRフリップフロップ19〜21により構成さ
れ、後者のINTC9は、優先順位判別・割込保留制御ユニ
ット22および複数の処理形態指定レジスタ23a〜23gによ
り構成されている。

第２図において、所定の周期信号Φは、カウンタ11に
おいて計数され、その出力は、コンペアレジスタ12〜18
に送られる。コンペアレジスタ12においては、カウンタ
11の出力との数値比較が行われ、一致した時点におい
て、一致信号101aが出力される。この一致信号101aは、
カウンタ11に入力されてカウンタ11を初期化するととも
に、入出力要求信号101の一つとしてINTC9に送られる。
また、コンペアレジスタ13〜18においても、カウンタ11
との数値比較が行われ、一致時点において、それぞれ一
致信号101b〜101gが出力されて、対応するSRフリップフ
ロップ19〜21に入力されるとともに、これらの一致信号
も、共に入出力要求信号101の一環としてINTC9に送られ
る。

第３図において、パルス制御ユニット８から送られて
くる複数の入出力要求信号101a〜101gは、優先順位判別
・割込保留制御ユニット22に入力される。優先順位判別
・割込保留制御ユニット22には、前記複数の入出力要求
信号101a〜101gのそれぞれに対応する処理形態指定レジ
スタ23a〜23gから、それぞれ処理形態指定信号にも入力
されており、優先順位ならびに入出力要求保留に関する
制御作用が行われて、割込要求信号102および割込処理
形態信号103が出力され、実行制御ユニット４に送られ
る。

第４図は、マクロサービス処理のモードを指定するた
めのマクロサービス・チャンネルの構造を示すアドレス
マップで、アドレスＮのマクロサービスモードでデータ
の転送方向、ワード／バイトの区別等が指定され、Ｎ＋
１番地のチャンネルポインタにより転送データの格納番
地Ｍが指定される。データがワード指定である場合に
は、図のように、ＭおよびＭ＋１番地にワードデータが
格納される。マクロサービス・チャンネルは、各入出力
要求に対応して、予め設定すべきRAM7上の番地が決めら
れており、マクロサービス処理を行う入出力要求に対し
ては、これらの番地にマクロサービス・チャンネルが設
定される。

次に、PWM信号のタイミングチャートを示す第５図
（ａ），（ｂ），（ｃ）および（ｄ）を参照して、PWM
信号出力に対する制御作用につき説明する。

第２図において、コンペアレジスタ12には、第５図に
示されるPWM周期Ｔに対応する値が設定され、コンペア
レジスタ13,14,15,16,17,および18には、それぞれ（t₅
−t₀），（t₂−t₀），（t₄−t₀），（t₃−t₀），（t₆−
t₀）および（t_z−t₀）の時間に相当する値が設定され
る。割込処理形態の指定としては、第３図における101a
によりベクタ割込処理が指定され、101b〜101gによりマ
クロサービス処理が指定されて、それぞれRAM7の定めら
れた番地にマクロサービス・チャンネルが設定される。
マクロサービス・チャンネルのワードデータには周期Ｔ
で示される次の周期のセット・リセット・タイミングに
相当する値がそれぞれ設定される。

次に、カウンタ11をスタートさせると、時刻t₁におい
ては、SRフリップフロップ21がリセットされると同時に
入出力要求信号が発生され、CPUにおいては現在実行中
のプログラムが一時中断されて、PSW3およびPC5を待避
させることなしに、RAM7に設定されている対応するデー
タがコンペアレシスタ18に転送される。この転送が完了
すると、中断されていたプログラムの処理が継続して再
開される。このような動作は、時刻t₁〜t₆における各時
刻においても、それぞれのコンペアレシスタに対応して
同様に実行されて、周期Ｔを一周期とするPWM信号P1〜P
3が、SRフリップフロップ19〜21から出力される。第５
図（ａ）に示されるのは、カウンタ11における周期Ｔの
信号を示し、第５図（ｂ），（ｃ）および（ｃ）は、そ
れぞれPWM信号P1,P2およびP3を示している。

周期Ｔの最終時刻t₀₁には、コンペアレジスタ12にお
ける一致信号101aが出力され、カウンタ11が初期化され
るとともに、入出力要求信号も発生されて、ベクタ割込
処理が実行される。このベクタ割込処理においては、次
のPWM信号の周期に必要なセット・リセット・タイミン
グに相当する値が、それぞれのマクロサービス・チャン
ネルのワードデータ格納番地に設定される。

以上の動作が繰返し実行されることにより、所期のPW
M信号P1,P2およびP3が得られる。従つて、本実施例によ
り明らかなように、マクロサービス処理とパルス制御ユ
ニットとを組合せて使用することにより、PWM信号を変
化させるタイミングがリアルタイムで制御することが可
能となり、PSWおよびPC等における待避処理も不要とな
る。また、マクロサービス・チャンネルのデータ設定処
理がバッファレジスタに代るため、次のPWM信号を事前
に設定することが可能となり、PWM信号の周期が短縮さ
れる。

〔発明の効果〕

以上、詳細に説明したように、本発明は、マクロサー
ビス処理とパルス制御処理とを組合せて運用動作させる
ことにより、PWM信号の変化タイミングをリアルタイム
で制御することができるとともに、PSWおよびPC等の待
避処理が不要となるため、入出力処理が高速にて実現さ
れるという効果がある。また、PWM周期が短縮化され
て、PWM信号の周波数を高くすることが容易であるとと
もに、専用LSIを別個に設ける必要がなく、安価で高速
のPWM信号制御ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、前記一実施例に含まれるパルス制御ユニットのブロ
ック図、第３図は、前記一実施例に含まれるINTC（割込
み制御ユニット）のブロック図、第４図は、マクロサー
ビス・チャンネルを示す図、第５図は、PWM信号のタイ
ミングチャートを示す図、第６図は、従来のマイクロコ
ンピュータを用いるパルス出力回路のブロック図、第７
図は、前記従来のパルス出力回路に含まれるタイマのブ
ロック図、第８図は、従来のPWM制御におけるフローチ
ャートを示す図である。 図において、1,24……REG（汎用レジスタ）、2,25……A
LU（算術論理演算ユニット）,3,26……PSW（プログラム
ステータスワード）、4,27……実行制御ユニット、5,28
……PC（プログラムカウンタ）、6,29……ROM（リード
オンリーメモリ）、7,30……RAM（ランダムアクセスメ
モリ）、８……パルス制御ユニット、9,32……INTC（割
込み制御ユニット）、10……マイクロプログラムROM/シ
ーケンサ、11,34……カウンタ、12〜18,35……コンペア
レジスタ、19〜21……SRフリップフロップ、22……優先
順位判別・割込保留制御ユニット、23a〜23g……処理形
態指定レジスタ、31……タイマ、33……ポート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】プログラムおよびデータを格納するメモリ
   と、所定の周辺装置から発生される処理要求（１）に基
   づく処理と所定のプログラムによる処理とを選択的に実
   行する中央処理装置と、を含むマイクロコンピュータを
   用いて形成されるパルス出力装置において、前記処理要
   求（１）を受けて前記マイクロコンピュータの処理優先
   順位を制御する割込制御手段と、所定の周期信号を計数
   する計数手段と、前記計数手段の出力と自己の設定値と
   の一致を検出して生成される一致信号を出力し、この一
   致信号を以つて前記計数手段を初期化するとともに、前
   記処理要求（１）に含まれる所定の処理要求（２）を前
   記割込制御手段に送出する比較手段と、前記計数手段の
   出力と個々の自己設定値との一致を検出して生成される
   一致信号を個別に出力し、それぞれにおいてこの一致信
   号を介して前記処理要求（１）に含まれる所定の処理要
   求（３）を前記割込制御手段に送出する2K（K:2以上の
   整数）個の比較手段群と、前記比較手段群より出力され
   る一致信号のＫ個の組合せペア出力によりセットまたは
   リセットされ、所定のパルス幅変調信号を出力するＫ個
   のフリップフロップと、を含むパルス制御手段を備え、
   且つ、前記マイクロコンピュータが、前記処理要求
   （１）に対応して、前記中央処理装置における前記プロ
   グラムによる処理の実行を中断し、その中断時点におけ
   る処理情報を他の格納領域に待避させることなく、予め
   前記メモリに設定されているデータを前記比較手段群に
   転送し、各比較手段群に設定されている個々の周期毎
   に、逐次、複数の前記パルス幅変調信号を出力させる制
   御機能を有することを特徴とするパルス出力装置。