JPH02207312A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH02207312A JPH02207312A JP1030286A JP3028689A JPH02207312A JP H02207312 A JPH02207312 A JP H02207312A JP 1030286 A JP1030286 A JP 1030286A JP 3028689 A JP3028689 A JP 3028689A JP H02207312 A JPH02207312 A JP H02207312A
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- JP
- Japan
- Prior art keywords
- clock
- signal
- microprocessor
- gate
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサ応用回路に関し、特にク
ロック発生回路に関する。
ロック発生回路に関する。
従来のクロック発生回路は、単一周波数のクロックを発
生する構成になっていた。
生する構成になっていた。
ＭＯ８集積回路で構成されるマイクロプロセッサは一般
に、低温環境に於ては高温環境時と比較して、より高速
な動作が可能である。
に、低温環境に於ては高温環境時と比較して、より高速
な動作が可能である。
一方、従来の回路に於ては、マイクロプロセッサに入力
される基準クロックには単一周波数のものが用いられ、
またその周波数は、高温環境に於けるマイクロプロセッ
サの安定動作が保証される範囲内にある必要があった。
される基準クロックには単一周波数のものが用いられ、
またその周波数は、高温環境に於けるマイクロプロセッ
サの安定動作が保証される範囲内にある必要があった。
従って、低温環境内に於てマイクロプロセッサは、より
高速な動作が可能であるにも拘らず、その性能を引き出
すことは出来なかった。
高速な動作が可能であるにも拘らず、その性能を引き出
すことは出来なかった。
本発明のクロック発生回路は、クロックＡ信号を発生す
るクロックＡ発生回路と、クロックＡ信号より高い周波
数を持つクロックＢ信号を発生するクロックＢ発生回路
と、環境温度を測定するサーミスタと、サーミスタの出
力電圧と内部基準電圧をヒステリシスを加えて比較し、
サーミスタの出力電圧がより高い場合に論理“１”、そ
うでない場合に論理“０”となるクロック選択Ａ信号を
出力する電圧比較回路と、クロック選択Ａ信号と後記ク
ワツク選択Ｂ信号及びクロックＡ信号とクロックＢ信号
を入力し、クロック選択Ａ信号とりｐツク選択Ｂ信号の
うち少なくともどちらか一方が論理“１”の場合クロッ
クＡ信号を、そうでない場合クロックＢ信号を選択して
選択クロック信号として出力し、かつクロック切り替え
時にグリッジの無い切り替え動作を行うクロック切り替
え回路とを有している。
るクロックＡ発生回路と、クロックＡ信号より高い周波
数を持つクロックＢ信号を発生するクロックＢ発生回路
と、環境温度を測定するサーミスタと、サーミスタの出
力電圧と内部基準電圧をヒステリシスを加えて比較し、
サーミスタの出力電圧がより高い場合に論理“１”、そ
うでない場合に論理“０”となるクロック選択Ａ信号を
出力する電圧比較回路と、クロック選択Ａ信号と後記ク
ワツク選択Ｂ信号及びクロックＡ信号とクロックＢ信号
を入力し、クロック選択Ａ信号とりｐツク選択Ｂ信号の
うち少なくともどちらか一方が論理“１”の場合クロッ
クＡ信号を、そうでない場合クロックＢ信号を選択して
選択クロック信号として出力し、かつクロック切り替え
時にグリッジの無い切り替え動作を行うクロック切り替
え回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。サ
ーミスタｌは、周囲環境温度に応じたサーミスタ出力電
圧１０１を発生する。電圧比較回路２は、サーミスタ出
力電圧１０１と電圧比較回路内部で発生する基準電圧と
をヒステリシスを加えて比較し、サーミスタ出力電圧が
より大きい場合に論理“１”、そうでない場合に論理“
０”となるりｐツク選択Ａ信号１０２を出力する。クロ
ックＡ発生回路３は、クロックＡ信号１０３を出力する
。クロックＢ発生回路４は、り四ツクＡ信号より高い周
波数を有するクロックＢ信号１０４を発生する。クロッ
ク切り替え回路５は、クロックＡ信号１０３及びクロッ
クＢ信号１０４を入力し、クロック選択Ａ信号１０２と
クロック選択Ｂ信号１０７のうち少なくともどちらか一
方が論理“１”の場合にクロックＡ信号１０３を、そう
でない場合にクロックＢ信号１０４を選択し、マイクロ
プロセッサ６に対し選択りｐツク信号１０５として出力
する。選択りａ、り信号１０５はマイクロプロセッサ６
に入力され、マイクロプロセッサの基準クロックとして
使用される。マイクロプロセッサのアドレス・データバ
スに接続されるレジスタ７は、マイクロプロセッサ６の
Ｉ１０ボートとして機能し、マイクロプロセッサ６の指
示によりクロック選択Ｂ信号を論理“１″、もしくは論
理“０″にする。
ーミスタｌは、周囲環境温度に応じたサーミスタ出力電
圧１０１を発生する。電圧比較回路２は、サーミスタ出
力電圧１０１と電圧比較回路内部で発生する基準電圧と
をヒステリシスを加えて比較し、サーミスタ出力電圧が
より大きい場合に論理“１”、そうでない場合に論理“
０”となるりｐツク選択Ａ信号１０２を出力する。クロ
ックＡ発生回路３は、クロックＡ信号１０３を出力する
。クロックＢ発生回路４は、り四ツクＡ信号より高い周
波数を有するクロックＢ信号１０４を発生する。クロッ
ク切り替え回路５は、クロックＡ信号１０３及びクロッ
クＢ信号１０４を入力し、クロック選択Ａ信号１０２と
クロック選択Ｂ信号１０７のうち少なくともどちらか一
方が論理“１”の場合にクロックＡ信号１０３を、そう
でない場合にクロックＢ信号１０４を選択し、マイクロ
プロセッサ６に対し選択りｐツク信号１０５として出力
する。選択りａ、り信号１０５はマイクロプロセッサ６
に入力され、マイクロプロセッサの基準クロックとして
使用される。マイクロプロセッサのアドレス・データバ
スに接続されるレジスタ７は、マイクロプロセッサ６の
Ｉ１０ボートとして機能し、マイクロプロセッサ６の指
示によりクロック選択Ｂ信号を論理“１″、もしくは論
理“０″にする。
第２図に電圧比較回路２の一実施例を示す。
サーミスタ出力電圧１０１は、抵抗器２０２を通してオ
ペアンプ２０１に入力される。サーミスタ出力電圧と比
較される基準電圧は、ＶｃｃとＧＮＤを抵抗器２０２，
２０３．及び２０５にて分圧することにより作られるが
、抵抗器２０３−２０４間にオペアンプ２０１の出力電
圧を加えることにより、サーミスタ出力電圧１０１に対
してヒステリシスを加えることが出来る。
ペアンプ２０１に入力される。サーミスタ出力電圧と比
較される基準電圧は、ＶｃｃとＧＮＤを抵抗器２０２，
２０３．及び２０５にて分圧することにより作られるが
、抵抗器２０３−２０４間にオペアンプ２０１の出力電
圧を加えることにより、サーミスタ出力電圧１０１に対
してヒステリシスを加えることが出来る。
第３図にクロック切り替え回路５の一実施例を示す。第
１図に於て、クロックＡ信号・クロックＢ信号のうちど
ちらか一方が選択された状態で、クロック選択Ａ信号・
クロック選択Ｂ信号が変化することによりもう一方のク
ロック信号が選択される場合、その過渡状態に於て選択
り冒ツク信号上にグリッジが発生する恐れがある。これ
は、二種類のクロック信号が非同期の為に生じる現象で
あるが、クロック切り替え回路５を第３図に示す構成に
することにより、グリッジの発生を防止することができ
る。りＩｆｆｙりＡ信号１０３は、インバータ５０及び
ＡＮＤゲート５８に入力される。
１図に於て、クロックＡ信号・クロックＢ信号のうちど
ちらか一方が選択された状態で、クロック選択Ａ信号・
クロック選択Ｂ信号が変化することによりもう一方のク
ロック信号が選択される場合、その過渡状態に於て選択
り冒ツク信号上にグリッジが発生する恐れがある。これ
は、二種類のクロック信号が非同期の為に生じる現象で
あるが、クロック切り替え回路５を第３図に示す構成に
することにより、グリッジの発生を防止することができ
る。りＩｆｆｙりＡ信号１０３は、インバータ５０及び
ＡＮＤゲート５８に入力される。
クロックＢ信号１０４は、インバータ５１及びＡＮＤゲ
ート５９に入力される。インバータ５０の出力５０１は
、Ｄフリップフロップ５６のクロック入力に入力される
。またインバータ５１の出力５０２はＤフリップフロッ
プ５７のクロック入力に入力される。クロック選択Ａ信
号１０２及びクロック選択Ｂ信号１０７は、ＯＲゲート
５２に入力される。ＯＲゲート５２の出力５０３はＡＮ
Ｄゲート５４及びインバータ５３に入力される。インバ
ータ５３の出力５０４は、ＡＮＤゲート５５に入力され
る。ＡＮＤゲート５４の出力５０５は、Ｄフリップフロ
ップ５６のデータ入力に、またＡＮＤゲート５５の出力
５０６は、Ｄフリップフロップ５７のデータ入力に入力
される。Ｄフリップフロップ５６の正出力５０７はＡＮ
Ｄゲート５８に、負出力５０８はＡＮＤゲート５５に入
力される。またＤフリップフロップ５７の正出力５０９
はＡＮＤゲート５９に、負出力５１０はＡＮＤゲート５
４に入力される。ＡＮＤゲート５８の出力５１１及びＡ
ＮＤゲート５９の出力５１２は、ＯＲゲート６０に入力
される。ＯＲゲート６０の出力は選択クロック信号１０
５としてマイクロプロセッサに送出される。
ート５９に入力される。インバータ５０の出力５０１は
、Ｄフリップフロップ５６のクロック入力に入力される
。またインバータ５１の出力５０２はＤフリップフロッ
プ５７のクロック入力に入力される。クロック選択Ａ信
号１０２及びクロック選択Ｂ信号１０７は、ＯＲゲート
５２に入力される。ＯＲゲート５２の出力５０３はＡＮ
Ｄゲート５４及びインバータ５３に入力される。インバ
ータ５３の出力５０４は、ＡＮＤゲート５５に入力され
る。ＡＮＤゲート５４の出力５０５は、Ｄフリップフロ
ップ５６のデータ入力に、またＡＮＤゲート５５の出力
５０６は、Ｄフリップフロップ５７のデータ入力に入力
される。Ｄフリップフロップ５６の正出力５０７はＡＮ
Ｄゲート５８に、負出力５０８はＡＮＤゲート５５に入
力される。またＤフリップフロップ５７の正出力５０９
はＡＮＤゲート５９に、負出力５１０はＡＮＤゲート５
４に入力される。ＡＮＤゲート５８の出力５１１及びＡ
ＮＤゲート５９の出力５１２は、ＯＲゲート６０に入力
される。ＯＲゲート６０の出力は選択クロック信号１０
５としてマイクロプロセッサに送出される。
第４図は、第２図及び第３図の動作を説明するタイミン
グチャートである。（ａ）点にてサーミスタ出力電圧１
０１が基準電圧αを越えると、電圧比較回路２の出力で
あるクロック選択信号１０２が論理“０”から“１ｎに
変化する。これによりＡＮＤゲート５５の出力５０６は
“０″に変化し、クロックＢ信号１０４の立ち下がりで
Ｄフリップフロップ５７の出力が反転する。これにより
ＡＮＤゲート５９の入力５０９が論理“０″になる為、
ＡＮＤゲート５９のもう一方の入力であるクロックＢ信
号１０４は、次段に伝達されなくなる。Ｄフリップフロ
ップ５７の出力反転により、ＡＮＤゲート５４０両入力
が論理“１″になる為、出力信号５０５は“０”から“
１″に変化し、り０ツクＡ信号１０３の立ち下がりにて
Ｄフリップフロ、プ５６の出力が反転する。このため、
ＡＮＤゲート５８の入力信号５０７が論理“１”になり
、ＡＮＤゲート５８のもう一方の入力であるところのク
ロックＡ信号１０３がＯＲゲート６０を介して選択り冒
ツク信号１０５としてマイクロプロセッサに出力される
。
グチャートである。（ａ）点にてサーミスタ出力電圧１
０１が基準電圧αを越えると、電圧比較回路２の出力で
あるクロック選択信号１０２が論理“０”から“１ｎに
変化する。これによりＡＮＤゲート５５の出力５０６は
“０″に変化し、クロックＢ信号１０４の立ち下がりで
Ｄフリップフロップ５７の出力が反転する。これにより
ＡＮＤゲート５９の入力５０９が論理“０″になる為、
ＡＮＤゲート５９のもう一方の入力であるクロックＢ信
号１０４は、次段に伝達されなくなる。Ｄフリップフロ
ップ５７の出力反転により、ＡＮＤゲート５４０両入力
が論理“１″になる為、出力信号５０５は“０”から“
１″に変化し、り０ツクＡ信号１０３の立ち下がりにて
Ｄフリップフロ、プ５６の出力が反転する。このため、
ＡＮＤゲート５８の入力信号５０７が論理“１”になり
、ＡＮＤゲート５８のもう一方の入力であるところのク
ロックＡ信号１０３がＯＲゲート６０を介して選択り冒
ツク信号１０５としてマイクロプロセッサに出力される
。
（ｂ）点にてサーミスタ出力電圧１０１が基準電圧βを
越えると、電圧比較回路２の出力であるクロック選択信
号１０２が論理“１”から“０”に変化する。これによ
りＡＮＤゲート５４の出力５０５は“０”に変化し、ク
ロックＡ信号１０３の立ち下がりでＤフリップフロップ
５６の出力が反転する。これによりＡＮＤゲート５８の
入力５０７が論理“０”になる為、ＡＮＤゲート５８の
もう一方の入力であるクロックＡ信号１０３は、次段に
伝達されなくなる。Ｄフリ、プフロ、プ５６の出力反転
により、ＡＮＤゲート５５０両入力が論理“１′になる
為、出力信号５０６は“０”から“１″に変化し、クロ
ックＢ信号１０４の立ち下がりにてＤフリップフロップ
５７の出力が反転する。この為、ＡＮＤゲート５９の入
力信号５０９が論理“１”になり、ＡＮＤゲート５９の
もう一方の入力であるところのクロックＢ信号１０４が
ＯＲゲート６０を介して選択クロック信号１０５として
マイクロプロセッサに出力される。
越えると、電圧比較回路２の出力であるクロック選択信
号１０２が論理“１”から“０”に変化する。これによ
りＡＮＤゲート５４の出力５０５は“０”に変化し、ク
ロックＡ信号１０３の立ち下がりでＤフリップフロップ
５６の出力が反転する。これによりＡＮＤゲート５８の
入力５０７が論理“０”になる為、ＡＮＤゲート５８の
もう一方の入力であるクロックＡ信号１０３は、次段に
伝達されなくなる。Ｄフリ、プフロ、プ５６の出力反転
により、ＡＮＤゲート５５０両入力が論理“１′になる
為、出力信号５０６は“０”から“１″に変化し、クロ
ックＢ信号１０４の立ち下がりにてＤフリップフロップ
５７の出力が反転する。この為、ＡＮＤゲート５９の入
力信号５０９が論理“１”になり、ＡＮＤゲート５９の
もう一方の入力であるところのクロックＢ信号１０４が
ＯＲゲート６０を介して選択クロック信号１０５として
マイクロプロセッサに出力される。
また本実施例は、第１図中に示される様にマイクロプロ
セッサ６のＩ１０ボートとして機能するレジスタ７より
出力されるクロック選択Ｂ信号１０７によってもクロッ
ク選・択が可能な構成になっている。第４図中、（Ｃ）
点にてクロック選択Ｂ信号が論理“０”から“１″に変
化すると、ＡＮＤゲート５５の出力５０６は“０”に変
化し、クロックＢ信号１０４の立ち下がりでＤフリップ
フロップ５７の出力が反転する。、これによりＡＮＤゲ
ート５９の入力５０９が論理“０″になる為、ＡＮＤゲ
ート５９のもう一方の入力であるクロックＢ信号１０４
は、次段に伝達されなくなる。Ｄフリップフロップ５７
の出力反転により、ＡＮＤゲート５４の両人力が論理“
１”になる為、出力信号５０５は“０”から“１”に変
化し、クロ。
セッサ６のＩ１０ボートとして機能するレジスタ７より
出力されるクロック選択Ｂ信号１０７によってもクロッ
ク選・択が可能な構成になっている。第４図中、（Ｃ）
点にてクロック選択Ｂ信号が論理“０”から“１″に変
化すると、ＡＮＤゲート５５の出力５０６は“０”に変
化し、クロックＢ信号１０４の立ち下がりでＤフリップ
フロップ５７の出力が反転する。、これによりＡＮＤゲ
ート５９の入力５０９が論理“０″になる為、ＡＮＤゲ
ート５９のもう一方の入力であるクロックＢ信号１０４
は、次段に伝達されなくなる。Ｄフリップフロップ５７
の出力反転により、ＡＮＤゲート５４の両人力が論理“
１”になる為、出力信号５０５は“０”から“１”に変
化し、クロ。
りＡ信号１０３の立ち下がりにてＤフリップフロップ５
６の出力が反転する。この為、ＡＮＤゲート５８０入力
信号５０７が論理″ｌ”になり、ＡＮＤゲート５８のも
う一方の入力であるところのクロックＡ信号１０３がＯ
Ｒゲート６０を介して選択クロ、り信号１０５としてマ
イクロプロセッサに出力される。
６の出力が反転する。この為、ＡＮＤゲート５８０入力
信号５０７が論理″ｌ”になり、ＡＮＤゲート５８のも
う一方の入力であるところのクロックＡ信号１０３がＯ
Ｒゲート６０を介して選択クロ、り信号１０５としてマ
イクロプロセッサに出力される。
この様に構成することにより、温度変化のみならず様々
な外的要因や内的要因に対してりＯｙり信号を切り替え
ることが可能になる。つまり、周辺機器の温度変化や、
遅いりＯｙりによる処理の方が有利な機器の使用等をマ
イクロプロセッサにおける判断により、クロックを切り
替えて使用することができる。
な外的要因や内的要因に対してりＯｙり信号を切り替え
ることが可能になる。つまり、周辺機器の温度変化や、
遅いりＯｙりによる処理の方が有利な機器の使用等をマ
イクロプロセッサにおける判断により、クロックを切り
替えて使用することができる。
以上説明したように本実施例はクロック発生回路を、ク
ロックＡ信号を発生するクロックＡ発生回路と、クロッ
ク八信号より高い周波数を持つクロックＢ信号を発生す
るクロックＢ発生回路と、環境温度を測定するサーミス
タと、サーミスタの出力電圧と内部基準電圧をヒステリ
シスを加えて比較し、サーミスタの出力電圧がより高い
場合に論理“１″、そうでない場合に論理″０”となる
クロック選択Ａ信号を出力する電圧比較回路と、クロッ
ク選択Ａ信号と後記クロック選択Ｂ信号及びクロックＡ
信号とクロックＢ信号を入力し、クロック選択Ａ信号と
クロック選択Ｂ信号のうち少なくともどちらか一方が論
理“１”の場合りｐツクＡ信号を、そうでない場合クロ
ックＢ信号を選択して選択クワツク信号として出力し、
かつクロック切り替え時にグリッジの無い切り替え動作
を行うクロック切り替え回路と、選択クロック信号を基
準クロック信号として入力するマイクロプロセッサと、
マイクロプロセッサにアドレス・データバスを介して接
続され、クロック選択Ｂ信号を出力するレジスタとで構
成することにより、低環境温度・高環境温度のいずれに
於てもその環境温度内で許容されるマイクロプロセッサ
の最大速度性能を引き出すことが可能となり、またマイ
クロブロセ、す自身によってもその動作速度を選択でき
る効果がある。
ロックＡ信号を発生するクロックＡ発生回路と、クロッ
ク八信号より高い周波数を持つクロックＢ信号を発生す
るクロックＢ発生回路と、環境温度を測定するサーミス
タと、サーミスタの出力電圧と内部基準電圧をヒステリ
シスを加えて比較し、サーミスタの出力電圧がより高い
場合に論理“１″、そうでない場合に論理″０”となる
クロック選択Ａ信号を出力する電圧比較回路と、クロッ
ク選択Ａ信号と後記クロック選択Ｂ信号及びクロックＡ
信号とクロックＢ信号を入力し、クロック選択Ａ信号と
クロック選択Ｂ信号のうち少なくともどちらか一方が論
理“１”の場合りｐツクＡ信号を、そうでない場合クロ
ックＢ信号を選択して選択クワツク信号として出力し、
かつクロック切り替え時にグリッジの無い切り替え動作
を行うクロック切り替え回路と、選択クロック信号を基
準クロック信号として入力するマイクロプロセッサと、
マイクロプロセッサにアドレス・データバスを介して接
続され、クロック選択Ｂ信号を出力するレジスタとで構
成することにより、低環境温度・高環境温度のいずれに
於てもその環境温度内で許容されるマイクロプロセッサ
の最大速度性能を引き出すことが可能となり、またマイ
クロブロセ、す自身によってもその動作速度を選択でき
る効果がある。
以上説明したように本発明は、環境温度の変化に対応し
てマイクロプロセ、すに供給するりロック信号を切り替
え最適なりロック信号でマイクロプロセッサを駆動でき
、その性能を十分に引き出すことが可能となる。
てマイクロプロセ、すに供給するりロック信号を切り替
え最適なりロック信号でマイクロプロセッサを駆動でき
、その性能を十分に引き出すことが可能となる。
中のクロック切り替え回路の詳細回路図、第一図は第シ
ーの動作を示すタイミングチャートである。
ーの動作を示すタイミングチャートである。
１・・・・・・サーミスタ、２・・・・・・電圧比較回
路、３・・・・・・クロックＡ発生回路、４・・・・・
・クロックＢ発生回路、５・・・・・・クロック切り替
え回路、６・・・・・・マイクロプロセッサ、７・・・
・・・レジスタ、１０１・・・・・・サーミスタ出力電
圧、１０２・・・・・・クロック選択Ａ信号、１０３・
・・・・・クロックＡ信号、１０４・・・・・・クロッ
クＢ信号、１０５・・・・・・選択クロック信号、１０
６・・・・・・アドレス・データバス、１０７・・・・
・・クロック選択Ｂ信号、２０１・・・・・・フンパレ
ータ、２０２．２０３，２０４・・・・・・抵抗器、５
０゜５１．５３・・・・・・インバータ、５２．６０・
・・・・・ＯＲゲート、５４，５５，５８．５９・・・
・・・ＡＮＤゲー）、５６．５７・・・・・・Ｄフリッ
プフロップ。
路、３・・・・・・クロックＡ発生回路、４・・・・・
・クロックＢ発生回路、５・・・・・・クロック切り替
え回路、６・・・・・・マイクロプロセッサ、７・・・
・・・レジスタ、１０１・・・・・・サーミスタ出力電
圧、１０２・・・・・・クロック選択Ａ信号、１０３・
・・・・・クロックＡ信号、１０４・・・・・・クロッ
クＢ信号、１０５・・・・・・選択クロック信号、１０
６・・・・・・アドレス・データバス、１０７・・・・
・・クロック選択Ｂ信号、２０１・・・・・・フンパレ
ータ、２０２．２０３，２０４・・・・・・抵抗器、５
０゜５１．５３・・・・・・インバータ、５２．６０・
・・・・・ＯＲゲート、５４，５５，５８．５９・・・
・・・ＡＮＤゲー）、５６．５７・・・・・・Ｄフリッ
プフロップ。
Claims (1)
- 周囲環境温度を検知する温度検知手段と、複数の周期の
クロック信号を出力するクロック発生回路と、クロック
信号を受けて処理を行なうマイクロプロセッサに対し前
記温度検知手段で検知された温度によって前記複数の周
期のクロック信号の中から一つを選択して前記マイクロ
プロセッサに供給するクロック切り替え回路とを有する
ことを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030286A JPH02207312A (ja) | 1989-02-08 | 1989-02-08 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030286A JPH02207312A (ja) | 1989-02-08 | 1989-02-08 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207312A true JPH02207312A (ja) | 1990-08-17 |
Family
ID=12299477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030286A Pending JPH02207312A (ja) | 1989-02-08 | 1989-02-08 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207312A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04275610A (ja) * | 1991-03-01 | 1992-10-01 | Nec Corp | クロック発生回路 |
| JP2002064368A (ja) * | 2000-08-22 | 2002-02-28 | Fujitsu Ltd | 電子機器、半導体装置、および、クロック発生装置 |
-
1989
- 1989-02-08 JP JP1030286A patent/JPH02207312A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04275610A (ja) * | 1991-03-01 | 1992-10-01 | Nec Corp | クロック発生回路 |
| JP2002064368A (ja) * | 2000-08-22 | 2002-02-28 | Fujitsu Ltd | 電子機器、半導体装置、および、クロック発生装置 |
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