JPH0786890A - マイクロコンピュータの外部エッジ検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ポート部が１次機能から２次機能に切り替わ
るときに発生する入力信号の変化によりエッジ検出信号
が生成されるという点を解決し、外部エッジ検出回路の
誤動作を防止する。 【構成】 外部エッジ検出回路において、ポート機能表
示信号Ｆが変化するときに発生する入力信号ＤＩＮの変
化によりエッジ検出信号が生成されることを防止するた
めのリセット回路３０を設けている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
等に使用される外部エッジ検出回路に関するものであ
る。

【０００２】

【従来の技術】図２は、従来のマイクロコンピュータ
（以下、マイコンという）の一構成例を示す概略のブロ
ック図である。このマイコンは、プログラムに従って演
算処理を行う中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃ
ｅｓｓｉｎｇ Ｕｎｉｔ、以下、ＣＰＵという）１、プ
ログラムを記憶するプログラムメモリ２、ＣＰＵからの
データの書き込みと読み出しを行うデータメモリ３、周
辺機器に接続される複数の外部端子４−１〜４−４、マ
イコンと外部とのデータのやり取りに使用するための１
次機能及びある特殊な機能として使用するための２次機
能を有する複数のポート部５−１〜５−４、外部から入
力された信号ＤＩＮを検出し検出信号ＥＧをマイコン内
部の各ブロックへ供給する複数の外部エッジ検出回路
６、複数のポート部から割込み要求があった場合に割込
みの優先順位をつけ緊急度の高いものから割込みを行う
ように割込み要求信号ＩＮＴを出力する割込みコントロ
ールブロック７を備えている。図３は、図２中のポート
部５−１〜５−４の一構成例を示す概略のブロック図で
ある。このポート部５−１は、出力バッファ１１と、入
力バッファ１２と、ポートモードコントロールレジスタ
１５とを備えている。出力バッファ１１は、入力側が入
力端子１３を介してマイコン内部の各ブロックに接続さ
れ、出力側は外部端子４−１に接続されている。入力バ
ッファ１２は入力側が外部端子４−１に接続され、出力
側は出力端子１４を介して外部エッジ検出回路６に接続
され、入力信号ＤＩＮを出力する。出力バッファ１１及
び入力バッファ１２の出力部は、マイコンからの制御信
号Ｃに基づき、ポートモードコントロールレジスタ１５
を介して制御されるトライステートの構成になってい
る。ポート部５−２〜５−４についても同様である。

【０００３】図４は、図２中の外部エッジ検出回路６の
一構成例を示す回路図である。この外部エッジ検出回路
６は、遅延フリップフロップ（以下、Ｄ−ＦＦという）
２１と、Ｄ−ＦＦ２２と、２入力ＡＮＤゲート２３，２
４とを備えている。Ｄ−ＦＦ２１は、前記入力信号ＤＩ
Ｎを入力してクロック信号ＣＬＫの立ち下がりに同期し
て出力する回路である。Ｄ−ＦＦ２２は、Ｄ−ＦＦ２１
の出力信号を入力してクロック信号ＣＬＫの立ち下がり
に同期して出力する回路である。２入力ＡＮＤゲート２
３は、Ｄ−ＦＦ２１の反転出力信号とＤ−ＦＦ２２の出
力信号との論理積を出力する回路である。２入力ＡＮＤ
ゲート２４は、Ｄ−ＦＦ２１の出力信号とＤ−ＦＦ２２
の反転出力信号との論理積を出力する回路である。図５
は、図２、図３及び図４の動作を説明するためのタイム
チャートであり、横軸に時間、縦軸に電圧がとられてい
る。この図を参照しつつ、図２、図３及び図４の動作を
説明する。１次機能Ｆ１は、マイコンと外部とのデータ
のやりとりに使用する機能、及び２次機能Ｆ２は、外部
エッジ検出回路６への入力専用ポートとして使用する機
能として定義される。入力信号ＤＩＮは、ポート部５−
１から出力される信号であり、ポート部５−１が１次機
能Ｆ１に設定されているときは、高レベル（以下、
“Ｈ”という）に固定されており、外部エッジ検出回路
６が動作しないようになっている。ポート部５−１が２
次機能Ｆ２に設定されると、入力信号ＤＩＮは、そのと
きの外部端子４−１に印加されているデータのレベルに
なる。ここで、入力信号ＤＩＮが“Ｈ”から低レベル
（以下、“Ｌ”という）に変化すると、Ｄ−ＦＦ２１の
反転出力Ｑ２は次のクロック信号ＣＬＫの立ち下がりで
“Ｌ”から“Ｈ”へ変化し、その反転出力Ｑ２とＤ−Ｆ
Ｆ２２の出力Ｑ１との論理積を出力するＡＮＤゲート２
３から立ち下がりエッジ検出信号ＥＧ１が出力される。
同様に、入力信号ＤＩＮが“Ｌ”から“Ｈ”に変化する
と、Ｄ−ＦＦ２１の出力Ｑ１は次のクロック信号ＣＬＫ
の立ち下がりで“Ｌ”から“Ｈ”へ変化し、その出力Ｑ
１とＤ−ＦＦ２２の反転出力Ｑ２との論理積を出力する
ＡＮＤゲート２４から立ち上がりエッジ検出信号ＥＧ２
が出力される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
マイコン等に用いられる図４の外部エッジ検出回路で
は、次のような課題があった。図２、図３、及び図４に
示す従来回路では、ポート部５−１が１次機能Ｆ１に設
定されているときは、入力信号ＤＩＮが“Ｈ”に固定さ
れているが、外部端子４−１に印加されているデータの
レベルが“Ｌ”になっていると、ポート部５−１が２次
機能Ｆ２に設定されたとき、入力信号ＤＩＮが“Ｈ”か
ら“Ｌ”へ変化するので、立ち下がりエッジが検出され
る。つまり、外部端子４−１にエッジが発生していない
にもかかわらず、外部エッジ検出回路６はエッジ検出信
号を出力するのである。本発明は、前記従来技術が持っ
ていた課題として、外部端子にエッジが発生していない
にもかかわらず、外部エッジ検出回路はエッジ検出信号
を出力するという誤動作について解決し、外部エッジ検
出回路をリセットするリセット回路を設け、誤動作を防
止した外部エッジ検出回路を提供するものである。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入出力機能が切り換えられるポート
部を備え、そのポート部に対しクロック信号に同期した
信号の入出力が行われるマイコン内に設けられ、前記ク
ロック信号に同期してポート部からの信号のエッジを検
出し、その検出結果により前記マイコンで信号処理を行
わせるエッジ検出部を有するマイコンの外部エッジ検出
回路において、次のような手段を講じている。即ち、前
記ポート部からの入力信号と該ポート部の入出力切り換
え時に変化するポート機能表示信号とを入力し、該ポー
ト機能表示信号の変化に起因する該入力信号の変化を検
出してリセット信号を生成する検出手段と、前記クロッ
ク信号に同期して前記リセット信号を出力して前記エッ
ジ検出部をリセットする同期手段とを設けている。第２
の発明では、前記検出手段は、論理積回路で構成し、前
記同期手段は、フリップフロップで構成している。

【０００６】

【作用】第１及び第２の発明によれば、以上のように外
部エッジ検出回路を構成したので、検出手段にポート部
からの入力信号と該ポート部の入出力切り換え時に変化
するポート機能表示信号とが入力されると、該ポート機
能表示信号の変化に起因する該入力信号の変化が検出さ
れ、リセット信号が生成される。そのため、エッジ検出
部がエッジ検出信号を生成する前にリセットされる。従
って、前記課題を解決できるのである。

【０００７】

【実施例】図１は、本発明の実施例を示す外部エッジ検
出回路の回路図である。外部エッジ検出回路は、図２に
示すマイコンの外部エッジ検出回路６に相当するもので
ある。この外部エッジ検出回路は、前記ポート部５−１
からの入力信号ＤＩＮと該ポート部５−１の入出力切り
換え時に変化するポート機能表示信号Ｆとを入力し、該
ポート機能表示信号Ｆの変化に起因する該入力信号ＤＩ
Ｎの変化を検出してリセット信号Ｓ３７を生成するリセ
ット部３０と、前記入力信号ＤＩＮを入力して前記クロ
ック信号ＣＬＫに同期して出力し、前記リセット部の出
力信号Ｓ３７でリセットされるエッジ検出部とを設けて
いる。リセット部３０は、ポート機能表示信号Ｆを反転
するインバータ３１，３２を有している。インバータ３
２の出力側は２入力ＮＯＲゲート３３の一方の入力側に
接続され、他方の入力側にはリセット信号ＲＳＴが入力
する。２入力ＮＯＲゲート３３の出力側はＲＳ（リセッ
ト・セット）フリップフロップ（以下、ＲＳ−ＦＦとい
う）３４のセット入力端子Ｓに接続されている。ＲＳ−
ＦＦ３４は、２入力ＮＯＲゲート３４ａ，３４ｂを有し
ている。２入力ＮＯＲゲート３４ａ，３４ｂは、セット
入力端子Ｓ及びリセット入力端子Ｒと出力端子Ｑとの間
にたすき掛け接続されている。

【０００８】入力信号ＤＩＮ、インバータ３１の出力、
及びＲＳ−ＦＦ３４の出力は、３入力ＮＯＲゲート３５
の入力側にそれぞれ接続されている。３入力ＮＯＲゲー
ト３５の出力側は、２入力ＡＮＤゲート３６の一方の入
力側に接続されている。２入力ＡＮＤゲート３６の出力
側は、Ｄ−ＦＦ３７の入力端子Ｄに接続されている。Ｄ
−ＦＦ３７は正エッジトリガＤ−ＦＦで構成されてい
る。クロック入力端子ＣＫにはクロック信号ＣＬＫが入
力する。Ｄ−ＦＦ３７の反転出力端子Ｑ２は、２入力Ａ
ＮＤゲート３６の他方の入力側に接続されている。Ｄ−
ＦＦ３７の出力端子Ｑ１からはリセット信号Ｓ３７が出
力する。Ｄ−ＦＦ３７のリセット入力端子Ｒにはリセッ
ト信号ＲＳＴが入力する。Ｄ−ＦＦ３７の出力Ｑ１はＲ
Ｓ−ＦＦ３４のリセット入力端子Ｒに接続されていると
共に、Ｄ−ＦＦ４１，４２のリセット入力端子Ｒに接続
されている。Ｄ−ＦＦ４１，４２は負エッジトリガＤ−
ＦＦで構成されている。クロック入力端子ＣＫにはクロ
ック信号ＣＬＫが入力する。Ｄ−ＦＦ４１の反転出力Ｑ
２は２入力ＡＮＤゲート４３の一方の入力側に接続さ
れ、Ｄ−ＦＦ４２の出力Ｑ１が２入力ＡＮＤゲート４３
の他方の入力側に接続されている。２入力ＡＮＤゲート
４３の出力側からは、立ち下がりエッジ検出信号ＥＧ１
１が出力する。Ｄ−ＦＦ４１の出力Ｑ１は２入力ＡＮＤ
ゲート４４の一方の入力側に接続されると共に、Ｄ−Ｆ
Ｆ４２の入力端子Ｄに接続されている。Ｄ−ＦＦ４２の
反転出力Ｑ２が２入力ＡＮＤゲート４４の他方の入力側
に接続されている。２入力ＡＮＤゲート４４の出力側か
らは、立ち上がりエッジ検出信号ＥＧ１２が出力する。

【０００９】図６は、図１の動作を説明するためのタイ
ムチャートであり、横軸に時間、縦軸に電圧がとられて
いる。この図を参照しつつ、図１の動作を説明する。初
期状態ではリセット信号ＲＳＴによりＲＳ−ＦＦ３４の
出力Ｑは“Ｌ”となり、Ｄ−ＦＦ３７の出力であるリセ
ット信号Ｓ３７も“Ｌ”となる。ポート部は１次機能Ｆ
１になっているので、ポート機能表示信号Ｆは“Ｌ”と
なっていると共に、入力信号ＤＩＮは“Ｈ”に固定され
ている。そのため、Ｄ−ＦＦ４１の出力Ｑ１及びＤ−Ｆ
Ｆ４２の出力Ｑ１は常に“Ｈ”になっている。次に、ポ
ート部が２次機能Ｆ２になると、ポート機能表示信号Ｆ
は“Ｈ”となる。このとき外部端子に“Ｌ”が印加され
ているものとする。すると、入力信号ＤＩＮが“Ｌ”に
変化する。入力信号ＤＩＮが“Ｌ”に変化すると、２入
力ＡＮＤゲート３６の出力側は“Ｈ”となる。この
“Ｈ”をＤ−ＦＦ３７がクロック信号ＣＬＫの立ち上が
りで取り込むことによりリセット信号Ｓ３７が“Ｈ”と
なる。そのため、Ｄ−ＦＦ４１，４２にリセットが掛か
る。つまり、Ｄ−ＦＦ４１，４２の出力が次のクロック
信号ＣＬＫの立ち下がりで変化する前にリセットが掛か
るので、立ち下がりエッジ検出信号ＥＧ１１が出力しな
い。又、リセット信号Ｓ３７が“Ｈ”になると、２入力
ＡＮＤゲート３６の出力側は“Ｌ”となるので、次のク
ロック信号ＣＬＫの立ち上がりでリセット信号Ｓ３７が
“Ｌ”になり、Ｄ−ＦＦ４１，４２のリセットが禁止さ
れる。リセット信号Ｓ３７が“Ｈ”となったとき、ＲＳ
−ＦＦ３４もリセットされ、ＲＳ−ＦＦ３４の出力Ｑは
“Ｈ”となるので、リセット信号Ｓ３７が“Ｌ”となり
変化しない。つまり、ポート機能表示信号Ｆが“Ｈ”と
なったとき、入力信号ＤＩＮが“Ｌ”に変化したときに
のみ、リセット信号Ｓ３７が“Ｈ”となる。

【００１０】以上のように、本実施例では、外部エッジ
検出回路において、ポート部が１次機能Ｆ１から２次機
能Ｆ２に切り替わるときに発生する入力信号ＤＩＮの変
化によりエッジ検出信号が生成されることを防止するた
めリセット回路を設けた。そのため、外部エッジ検出回
路の誤動作を防止することができる。なお、本発明は上
記実施例に限定されず、種々の変形が可能である。その
変形例としては、例えば次のようなものがある。 （ａ）図２のマイコンの全体構成は、他の回路構成にし
てもよい。 （ｂ）リセット部３０は、他の回路構成にしてもよい。 （ｃ）Ｄ−ＦＦ４１，４２は、１ビット又は複数ビット
のシフトレジスタにしてもよい。 （ｄ）ＡＮＤゲート４３，４４は、検出する信号によっ
ては１個又は複数個にしてもよい。

【００１１】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、外部エッジ検出回路において、ポー
ト機能表示信号が変化するときに発生する入力信号の変
化によりエッジ検出信号が生成されることを防止するた
めのリセット回路を設けたので、外部エッジ検出回路の
誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施例の外部エッジ検出回路の回路図
である。

【図２】従来のマイクロコンピュータのブロック図であ
る。

【図３】図２中のポート部のブロック図である。

【図４】図２中の外部エッジ検出回路の回路図である。

【図５】図４の外部エッジ検出回路のタイムチャートで
ある。

【図６】図１に示す外部エッジ検出回路のタイムチャー
トである。

【符号の説明】

３０ リセット部 ３５ ３入力ＮＯＲゲート ３６ ２入力ＡＮＤゲート ３７ Ｄ−ＦＦ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入出力機能が切り換えられるポート部を
   備え、 そのポート部に対しクロック信号に同期した信号の入出
   力が行われるマイクロコンピュータ内に設けられ、 前記クロック信号に同期してポート部からの信号のエッ
   ジを検出し、その検出結果で前記マイクロコンピュータ
   で信号処理を行わせるエッジ検出部を有するマイクロコ
   ンピュータの外部エッジ検出回路において、 前記ポート部からの入力信号と該ポート部の入出力切り
   換え時に変化するポート機能表示信号とを入力し、該ポ
   ート機能表示信号の変化に起因する該入力信号の変化を
   検出してリセット信号を生成する検出手段と、 前記クロック信号に同期して前記リセット信号を出力し
   て前記エッジ検出部をリセットする同期手段とを、 設けたことを特徴とするマイクロコンピュータの外部エ
   ッジ検出回路。
2. 【請求項２】 前記検出手段は、論理積回路で構成し、 前記同期手段は、フリップフロップで構成したことを特
   徴とする請求項１記載のマイクロコンピュータの外部エ
   ッジ検出回路。