JPH0472397U - - Google Patents

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JPH0472397U
JPH0472397U JP11469790U JP11469790U JPH0472397U JP H0472397 U JPH0472397 U JP H0472397U JP 11469790 U JP11469790 U JP 11469790U JP 11469790 U JP11469790 U JP 11469790U JP H0472397 U JPH0472397 U JP H0472397U
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sense amplifier
during
memory device
parallel
mos transistors
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JP11469790U
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【図面の簡単な説明】
第１図は本考案のメモリ装置の一例におけるセ
ンスアンプと電流制御回路の例を示す回路図、第
２図は本考案のメモリ装置における３つのモード
と信号レベルの関係を示す図、第３図は本考案の
メモリ装置の一例の概略的な全体の構成を示すブ
ロツク図、第４図は本考案のメモリ装置の他の一
例におけるセンスアンプと電流制御回路の例を示
す回路図、第５図は従来のメモリ装置におけるセ
ンスアンプを示す回路図である。 １，２，６，７，２１，２２，２４，２５，２
６……ｎＭＯＳトランジスタ、８，９，２３，２
７，２８……ｐＭＯＳトランジスタ、３……ＮＯ
Ｒ回路、４……インバーター、５……電流制御回
路、１０……センスアンプ、１１……メモリセル
アレイ、ＳＡ……センスアンプイネーブル信号、
ＴＥ……並列試験イネーブル信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 複数のメモリセルが配列され、それらメモ
    リセルに蓄積されたデータがそれぞれセンスアン
    プを介して読み出され、並列試験時には同時に複
    数の上記センスアンプが活性化されるメモリ装置
    において、 上記センスアンプに用いられる電流が通常のセ
    ンシング時よりも上記並列試験時に小さくされる
    ことを特徴とするメモリ装置。 (2) 各センスアンプは定電流源として並列接続
    された一対のＭＯＳトランジスタを有し、通常の
    センシング時にそれらＭＯＳトランジスタの両方
    が作動し、並列試験時にはそれらＭＯＳトランジ
    スタの一方が作動することを特徴とする請求項１
    記載のメモリ装置。 (3) 各センスアンプは定電流源としてのＭＯＳ
    トランジスタを有し、そのＭＯＳトランジスタの
    ソースードレイン電流が通常のセンシング時より
    も並列試験時に小さくされることを特徴とする請
    求項１記載のメモリ装置。
JP11469790U 1990-11-02 1990-11-02 Pending JPH0472397U (ja)

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JP11469790U JPH0472397U (ja) 1990-11-02 1990-11-02

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JPH0472397U true JPH0472397U (ja) 1992-06-25

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208894A (ja) * 1989-02-08 1990-08-20 Texas Instr Japan Ltd センスアンプ回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208894A (ja) * 1989-02-08 1990-08-20 Texas Instr Japan Ltd センスアンプ回路

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