JPH02209004A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH02209004A JPH02209004A JP3064189A JP3064189A JPH02209004A JP H02209004 A JPH02209004 A JP H02209004A JP 3064189 A JP3064189 A JP 3064189A JP 3064189 A JP3064189 A JP 3064189A JP H02209004 A JPH02209004 A JP H02209004A
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- JP
- Japan
- Prior art keywords
- oscillation
- inverter
- mos transistor
- channel mos
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振回路に関し、特に発振停止時における無駄
な電流消費を軽減させるようにして、経済性を向上させ
た発振回路に関する。
な電流消費を軽減させるようにして、経済性を向上させ
た発振回路に関する。
従来のこの種の発振回路においては、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭｏＳトランジスタを並列に
接続し、ＰチャネルＭＯＳトランジスタのゲートを１Ｌ
ルベルにし、ＮチャネルＭｏＳトランジスタのゲートを
ｌ Ｈｚレベルにすることにより、ＭＯＳトランジスタ
のオン抵抗を帰還抵抗として利用していた。
トランジスタとＮチャネルＭｏＳトランジスタを並列に
接続し、ＰチャネルＭＯＳトランジスタのゲートを１Ｌ
ルベルにし、ＮチャネルＭｏＳトランジスタのゲートを
ｌ Ｈｚレベルにすることにより、ＭＯＳトランジスタ
のオン抵抗を帰還抵抗として利用していた。
第２図に、従来技術の例を示す。この例では、発振イン
バータのゲートにＮチャネルＭＯＳトランジスタのドレ
インを接続し、ソースをＩ Ｌ ｌレベルに接続する。
バータのゲートにＮチャネルＭＯＳトランジスタのドレ
インを接続し、ソースをＩ Ｌ ｌレベルに接続する。
上記ＮチャネルＭＯＳトランジスタのゲートには、発振
停止信号を入力する。
停止信号を入力する。
上記発振停止信号を゛Ｈルベルにすると、上記Ｎチャネ
ルＭＯＳトランジスタがオンし、前記発振インバータの
ゲートは′Ｌ ｔレベルに固定され、発振は停止する。
ルＭＯＳトランジスタがオンし、前記発振インバータの
ゲートは′Ｌ ｔレベルに固定され、発振は停止する。
このとき、前記発振インバータの出力は、′Ｈルベルに
なる。
なる。
なお、上記発振回路に関しては、日本プレシジョンサー
キット社カタログ中の「発振制御ＩＣＪＳＭ ５６ＸＸ
シリーズに関する記載が参考になる。
キット社カタログ中の「発振制御ＩＣＪＳＭ ５６ＸＸ
シリーズに関する記載が参考になる。
上述の従来技術においては１発振が停止したとき、前記
発振インバータの入力と出力が、前記ＭＯＳトランジス
タの帰還抵抗を通じて接続されている、このため、前記
ＭＯＳトランジスタの帰還抵抗を通じて、前記発振イン
バータの出力側から入力側へ電流が流れる。
発振インバータの入力と出力が、前記ＭＯＳトランジス
タの帰還抵抗を通じて接続されている、このため、前記
ＭＯＳトランジスタの帰還抵抗を通じて、前記発振イン
バータの出力側から入力側へ電流が流れる。
発振停止機能は、スタンバイ機能等に使われており、消
費電流をなるべく小さくすることが要求されているが、
上記従来技術では、この電流が無駄に消費されていると
いう問題があった。
費電流をなるべく小さくすることが要求されているが、
上記従来技術では、この電流が無駄に消費されていると
いう問題があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、発振停止時の消費電流を減少させ得る発振回路を
提供することにある。
するところは、従来の技術における上述の如き問題を解
消し、発振停止時の消費電流を減少させ得る発振回路を
提供することにある。
本発明の上記目的は、ＭＯＳトランジスタにより構成さ
れた帰還抵抗を有し、発振停止信号により発振振動子の
発振を停止させる如く構成された発振回路において、前
記帰還抵抗を構成するＭＯＳトランジスタを前記発振停
止信号によりオフ手段を設けたことを特徴とする発振回
路によって達成される。
れた帰還抵抗を有し、発振停止信号により発振振動子の
発振を停止させる如く構成された発振回路において、前
記帰還抵抗を構成するＭＯＳトランジスタを前記発振停
止信号によりオフ手段を設けたことを特徴とする発振回
路によって達成される。
本発明に係る発振回路においては、従来、精度を向上さ
せる目的で、ＭｏＳトランジスタのオン抵抗を利用して
いた帰還抵抗部が、常時通電される如く構成されていた
のを、発振停止時には、この通電をも停止してオフし、
発振停止時の消費電流を減少させるようにしたものであ
る。
せる目的で、ＭｏＳトランジスタのオン抵抗を利用して
いた帰還抵抗部が、常時通電される如く構成されていた
のを、発振停止時には、この通電をも停止してオフし、
発振停止時の消費電流を減少させるようにしたものであ
る。
以下１本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明の一実施例である発振回路の要部を示
す図である。第２図に示した従来技術と異なる点は、イ
ンバータＧ２が追加されていること、および、帰還抵抗
を構成するＭＯＳトランジスタＴ１およびＴ２のゲート
入力が、′Ｈルベルまたは１Ｌルベルにに固定されてい
ないことである。その他の点については、第２図に示し
た従来技術と同様である。すなわち、発振インバータＧ
１のゲートにＮチャネルＭｏＳトランジスタＴ３のドレ
インを接続し、ソースを′Ｌ′ レベルに接続し、また
、上記ＮチャネルＭＯＳトランジスタＴ３のゲートには
、発振停止信号を入力する。
す図である。第２図に示した従来技術と異なる点は、イ
ンバータＧ２が追加されていること、および、帰還抵抗
を構成するＭＯＳトランジスタＴ１およびＴ２のゲート
入力が、′Ｈルベルまたは１Ｌルベルにに固定されてい
ないことである。その他の点については、第２図に示し
た従来技術と同様である。すなわち、発振インバータＧ
１のゲートにＮチャネルＭｏＳトランジスタＴ３のドレ
インを接続し、ソースを′Ｌ′ レベルに接続し、また
、上記ＮチャネルＭＯＳトランジスタＴ３のゲートには
、発振停止信号を入力する。
上述の如く構成された本実施例の動作は、次の通りであ
る。
る。
発振インバータＧ１の入力側に接続されたＮチャネルＭ
ｏＳトランジスタＴ３のゲートに、Ｉ ）Ｉ ｌレベル
の発振停止信号を入力すると、上記ＮチャネルＭＯＳト
ランジスタがオンし、前記発振インバータＧ１のゲート
は′Ｌルベルに固定され、発振は停止する。ここで、前
記発振インバータＧ１の出力は、′Ｈルベルになる。更
に、前記発振停止信号は、追加されたインバータＧ２と
帰還抵抗を構成するＮチャネルＭｏＳトランジスタＴ２
のゲートに入力される。このとき、前記発振停止信号は
ｔ Ｈｌレベルなので、前記インバータＧ２の出力は゛
Ｌルベルとなり、前記帰還抵抗を構成するＮチャネルＭ
ｏＳトランジスタＴ２はオフする。
ｏＳトランジスタＴ３のゲートに、Ｉ ）Ｉ ｌレベル
の発振停止信号を入力すると、上記ＮチャネルＭＯＳト
ランジスタがオンし、前記発振インバータＧ１のゲート
は′Ｌルベルに固定され、発振は停止する。ここで、前
記発振インバータＧ１の出力は、′Ｈルベルになる。更
に、前記発振停止信号は、追加されたインバータＧ２と
帰還抵抗を構成するＮチャネルＭｏＳトランジスタＴ２
のゲートに入力される。このとき、前記発振停止信号は
ｔ Ｈｌレベルなので、前記インバータＧ２の出力は゛
Ｌルベルとなり、前記帰還抵抗を構成するＮチャネルＭ
ｏＳトランジスタＴ２はオフする。
前記インバータＧ２の出力は、帰還抵抗を構成するＰチ
ャネルＭｏＳトランジスタＴ１のゲートに入力され、こ
のＰチャネルＭｏＳトランジスタＴ１がオフされる。従
って、発振停止時には、帰還抵抗を構成するＰチャネル
ＭｏＳトランジスタＴ１およびＮチャネルＭｏＳトラン
ジスタＴ２がオフするので、前記発振インバータＧ１の
入力側と出力側との間に、無駄な電流が流れない。
ャネルＭｏＳトランジスタＴ１のゲートに入力され、こ
のＰチャネルＭｏＳトランジスタＴ１がオフされる。従
って、発振停止時には、帰還抵抗を構成するＰチャネル
ＭｏＳトランジスタＴ１およびＮチャネルＭｏＳトラン
ジスタＴ２がオフするので、前記発振インバータＧ１の
入力側と出力側との間に、無駄な電流が流れない。
上記実施例によれば、発振停止時の消費電流を減少させ
得る発振回路を実現することができる。
得る発振回路を実現することができる。
本発明は、電池バックアップ系において、特に大きな効
果を発揮するものであるが、一般の発振回路を含む系に
おいても有効であることは、言うまでもない。
果を発揮するものであるが、一般の発振回路を含む系に
おいても有効であることは、言うまでもない。
〔発明の効果〕
以上述べた如く、本発明によれば、ＭＯＳトランジスタ
により構成された帰還抵抗を有し、発振停止信号により
発振振動子の発振を停止させる如く構成された発振回路
において、前記帰還抵抗を構成するＭＯＳトランジスタ
を前記発振停止信号によりオフ手段を設けたことにより
１発振停止時の消費電流を減少させ得る発振回路を実現
できるという顕著な効果を奏するものである。
により構成された帰還抵抗を有し、発振停止信号により
発振振動子の発振を停止させる如く構成された発振回路
において、前記帰還抵抗を構成するＭＯＳトランジスタ
を前記発振停止信号によりオフ手段を設けたことにより
１発振停止時の消費電流を減少させ得る発振回路を実現
できるという顕著な効果を奏するものである。
第１図は本発明の一実施例である発振回路の要部を示す
図、第２図は従来技術の発振回路の一例を示す図である
。 Ｃ１，Ｃ２：発振容量、Ｔ１：ＰチャネルＭＯＳトラン
ジスタ、Ｔ２．Ｔ３：ＮチャネルＭＯＳトランジスタ、
Ｇ１：発振インバータ、Ｇ２：インバータ。 ＤＤ ＤＤ
図、第２図は従来技術の発振回路の一例を示す図である
。 Ｃ１，Ｃ２：発振容量、Ｔ１：ＰチャネルＭＯＳトラン
ジスタ、Ｔ２．Ｔ３：ＮチャネルＭＯＳトランジスタ、
Ｇ１：発振インバータ、Ｇ２：インバータ。 ＤＤ ＤＤ
Claims (1)
- （１）ＭＯＳトランジスタにより構成された帰還抵抗を
有し、発振停止信号により発振振動子の発振を停止させ
る如く構成された発振回路において、前記帰還抵抗を構
成するＭＯＳトランジスタを前記発振停止信号によりオ
フ手段を設けたことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064189A JPH02209004A (ja) | 1989-02-09 | 1989-02-09 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064189A JPH02209004A (ja) | 1989-02-09 | 1989-02-09 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209004A true JPH02209004A (ja) | 1990-08-20 |
Family
ID=12309462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064189A Pending JPH02209004A (ja) | 1989-02-09 | 1989-02-09 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290840A (ja) * | 2008-06-02 | 2009-12-10 | Renesas Technology Corp | 半導体集積回路及び発振回路 |
-
1989
- 1989-02-09 JP JP3064189A patent/JPH02209004A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290840A (ja) * | 2008-06-02 | 2009-12-10 | Renesas Technology Corp | 半導体集積回路及び発振回路 |
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