JPH0220916A - 出力回路 - Google Patents
出力回路Info
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- JPH0220916A JPH0220916A JP63170686A JP17068688A JPH0220916A JP H0220916 A JPH0220916 A JP H0220916A JP 63170686 A JP63170686 A JP 63170686A JP 17068688 A JP17068688 A JP 17068688A JP H0220916 A JPH0220916 A JP H0220916A
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- Japan
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- transistor
- output
- level
- gate
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は低電圧出力信号をレベルシフトして高電圧出
力信号として出力する高耐圧の出力回路に関する。
力信号として出力する高耐圧の出力回路に関する。
（従来の技術）
一般にエレクトロ・ルミネッセンス（Ｅ Ｌ）・デイス
プレィやプラズマ・デイスプレィ・パネル（Ｆ Ｄ Ｐ
）等の発光型デイスプレィの駆動用ＩＣは、高い駆動電
圧を必要とするため、高耐圧の駆動用ＩＣが使用されて
いる。この駆動用ＩＣにおける出力回路では、高耐圧に
加えてスイッチング時間の短縮、消費電流の低減化が要
求されている。このため、入力信号をＣＭＯ８回路で受
け、低電圧信号を出力し、これをレベルシフトした高電
圧信号をプッシュプル型の出力段から出力するようにし
ている。この出力段には通常ＤＭＯ５（Ｄｏｕｂｌｅ
ｄ＃’ｆｕｓｅｄ ＭＯＳ）トランジスタが用いら
れている。
プレィやプラズマ・デイスプレィ・パネル（Ｆ Ｄ Ｐ
）等の発光型デイスプレィの駆動用ＩＣは、高い駆動電
圧を必要とするため、高耐圧の駆動用ＩＣが使用されて
いる。この駆動用ＩＣにおける出力回路では、高耐圧に
加えてスイッチング時間の短縮、消費電流の低減化が要
求されている。このため、入力信号をＣＭＯ８回路で受
け、低電圧信号を出力し、これをレベルシフトした高電
圧信号をプッシュプル型の出力段から出力するようにし
ている。この出力段には通常ＤＭＯ５（Ｄｏｕｂｌｅ
ｄ＃’ｆｕｓｅｄ ＭＯＳ）トランジスタが用いら
れている。
第４図は上記したような駆動用ＩＣに使用される従来の
出力回路を示す回路図である。低電圧電源Ｖｔ）Ｄ、接
地電圧ＶＳ２間には、ＰチャネルＭＯ３）ランデスタ２
１ＳＮチヤネルＭＯ８トランジスタ２２それぞれのゲー
ト及びドレインが共通接続されて構成されるＣＭＯＳイ
ンバータ回路２３が挿入されている。また、高電圧電源
ＶＣＣには高耐圧用のＰＮＰ トランジスタ２４のエミ
ッタが接続されている。このトランジスタ２４はマルチ
コレクタ構造になっており、一方のコレクタはこのトラ
ンジスタ２４のベースに接続されている。ＰＮＰトラン
ジスタ２４のベースは、ゲートが上記ＣＭＯＳインバー
タ回路２３の共通ドレインに接続され、ソースが接地電
圧ｖｓｓに接続されたＮチャネルＤＭＯＳトランジスタ
２５のドレインに接続されている。ＰＮＰ トランジス
タ２４の他方のコレクタは、ゲートが上記ＣＭＯＳイン
バータ回路２３の共通ゲートに接続され、ソースが接地
電圧ＶＳＳに接続された出力プルダウン用ＮチャネルＤ
ＭＯ５）ランスタ２Ｂのドレインに接続されている。さ
らに、上記トランジスタ２４の他方のコレクタは、出カ
ブルアツブ用のＮチャネルＤＭＯ３）ランスタ２７のゲ
ートが接続されている。このトランジスタ２７のドレイ
ンは高電圧電源ＶＣＣに接続され、ソース・ゲート間に
ツェナ・ダイオード２８のアノード・カソード間が接続
されている。そして、上記ＣＭＯＳインバータ回路２３
の共通ゲートから入力信号Ｉｎが供給され、上記Ｎチャ
ネルＤＭＯＳトランスタ２７のドレインから出力Ｏｕｔ
が取出されるようになっている。
出力回路を示す回路図である。低電圧電源Ｖｔ）Ｄ、接
地電圧ＶＳ２間には、ＰチャネルＭＯ３）ランデスタ２
１ＳＮチヤネルＭＯ８トランジスタ２２それぞれのゲー
ト及びドレインが共通接続されて構成されるＣＭＯＳイ
ンバータ回路２３が挿入されている。また、高電圧電源
ＶＣＣには高耐圧用のＰＮＰ トランジスタ２４のエミ
ッタが接続されている。このトランジスタ２４はマルチ
コレクタ構造になっており、一方のコレクタはこのトラ
ンジスタ２４のベースに接続されている。ＰＮＰトラン
ジスタ２４のベースは、ゲートが上記ＣＭＯＳインバー
タ回路２３の共通ドレインに接続され、ソースが接地電
圧ｖｓｓに接続されたＮチャネルＤＭＯＳトランジスタ
２５のドレインに接続されている。ＰＮＰ トランジス
タ２４の他方のコレクタは、ゲートが上記ＣＭＯＳイン
バータ回路２３の共通ゲートに接続され、ソースが接地
電圧ＶＳＳに接続された出力プルダウン用ＮチャネルＤ
ＭＯ５）ランスタ２Ｂのドレインに接続されている。さ
らに、上記トランジスタ２４の他方のコレクタは、出カ
ブルアツブ用のＮチャネルＤＭＯ３）ランスタ２７のゲ
ートが接続されている。このトランジスタ２７のドレイ
ンは高電圧電源ＶＣＣに接続され、ソース・ゲート間に
ツェナ・ダイオード２８のアノード・カソード間が接続
されている。そして、上記ＣＭＯＳインバータ回路２３
の共通ゲートから入力信号Ｉｎが供給され、上記Ｎチャ
ネルＤＭＯＳトランスタ２７のドレインから出力Ｏｕｔ
が取出されるようになっている。
上記構成の回路は入力信号Ｉｎが“Ｌ”レベルのとき、
ＣＭＯＳインバータ回路２３内のトランジスタ２１がオ
ンし、トランジスタ２２はオフする。
ＣＭＯＳインバータ回路２３内のトランジスタ２１がオ
ンし、トランジスタ２２はオフする。
よって、ｖＤＤレベルの出力信号でＮチャネルＤＭＯＳ
トランジスタ２５がオンする。これにより、マルチコレ
クタ構造のＰＮＰトランジスタ２４がオンし、このオン
電流によりツェナ・ダイオード２８に電圧降下が発生し
、ＮチャネルＤＭＯ８トランジスタ２７がオンする。こ
の結果、出力端の寄生容量が充電され、出力Ｏｕｔは“
Ｈ”すなわちＶＣＣレベルとなる。
トランジスタ２５がオンする。これにより、マルチコレ
クタ構造のＰＮＰトランジスタ２４がオンし、このオン
電流によりツェナ・ダイオード２８に電圧降下が発生し
、ＮチャネルＤＭＯ８トランジスタ２７がオンする。こ
の結果、出力端の寄生容量が充電され、出力Ｏｕｔは“
Ｈ”すなわちＶＣＣレベルとなる。
入力信号Ｉｎが“Ｈ０レベルのとき、ＣＭＯＳインバー
タ回路２３内のトランジスタ２１がオフし、トランジス
タ２２はオンする。これにより、トランジスタ２５はオ
フする。また、この入力信号Ｉｎの“Ｈ”レベルにより
、トランジスタ２Ｂがオンする。
タ回路２３内のトランジスタ２１がオフし、トランジス
タ２２はオンする。これにより、トランジスタ２５はオ
フする。また、この入力信号Ｉｎの“Ｈ”レベルにより
、トランジスタ２Ｂがオンする。
この結果、トランジスタ２７のゲート及び出力端の寄生
容量がツェナ・ダイオード２８を介して放電され、出力
Ｏｕｔは“Ｌ”すなわちＶＳＳレベルとなる。
容量がツェナ・ダイオード２８を介して放電され、出力
Ｏｕｔは“Ｌ”すなわちＶＳＳレベルとなる。
ところで、上記第４図の回路において出力Ｏｕｔに“Ｈ
”レベルが出力されるとき、プルアップ用のトランジス
タ２７をオンさせるために、トランジスタ２５をオンさ
せてレベルシフタであるＰＮＰトランジスタ２４によっ
て電流を常に流す必要がある。このため、トランジスタ
２４では出力Ｏｕｔの“Ｈ” レベル時には常にトラン
ジスタ２５を介して電流が流れる。例えば、この電流を
１５０ｕＡ、高電圧電源ＶＣＣを２００ｖと仮定するな
らば、その消費電力Ｐ″は、 Ｐ−２００Ｘ１５０ＸｌＯ−５＝３０ｍＷ −（１
）となる。さらに、この構成の出力回路が組み込まれる
デイスプレィ駆動用ＩＣの出力ピッドが３２ビツトとす
れば、その消費電力は約ＩＷになる。
”レベルが出力されるとき、プルアップ用のトランジス
タ２７をオンさせるために、トランジスタ２５をオンさ
せてレベルシフタであるＰＮＰトランジスタ２４によっ
て電流を常に流す必要がある。このため、トランジスタ
２４では出力Ｏｕｔの“Ｈ” レベル時には常にトラン
ジスタ２５を介して電流が流れる。例えば、この電流を
１５０ｕＡ、高電圧電源ＶＣＣを２００ｖと仮定するな
らば、その消費電力Ｐ″は、 Ｐ−２００Ｘ１５０ＸｌＯ−５＝３０ｍＷ −（１
）となる。さらに、この構成の出力回路が組み込まれる
デイスプレィ駆動用ＩＣの出力ピッドが３２ビツトとす
れば、その消費電力は約ＩＷになる。
従って、第４図のような構成の回路では、出力ビツト数
の増加に伴って消費電力が増大してしまう欠点がある。
の増加に伴って消費電力が増大してしまう欠点がある。
（発明が解決しようとする課題）
このように従来の出力回路では消費電流が大きいため、
デイスプレィ駆動用ＩＣ等に用いるとその出力ビツト数
の増加に伴って消費電力が増大してしまう欠点がある。
デイスプレィ駆動用ＩＣ等に用いるとその出力ビツト数
の増加に伴って消費電力が増大してしまう欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的は、消費電力の少ない出力回路を提供することに
ある。
の目的は、消費電力の少ない出力回路を提供することに
ある。
［発明の構成］
（課題を解決するための手段）
この発明の出力回路は、ドレイン・ソース間が第１の電
位と出力端子との間に挿入された第１のＭＯＳトランジ
スタと、この第１のＭＯＳトランジスタのゲート・ソー
ス間に挿入された定電圧素子と、ドレイン・ソース間が
上記定電圧素子を介して、もしくは直接に上記出力端子
と第２の電位との間に挿入され、ゲートに第１の制御信
号が供給される第２のＭＯＳトランジスタと、上記第１
の電位と上記第１のＭＯＳトランジスタのゲートとの間
に挿入されたレベルシフト用のトランジスタと、一端が
上記第１の電位に接続され他端が上記レベルシフト用の
トランジスタの制御端子に接続された負荷素子と、ドレ
イン・ソース間が上記レベルシフト用のトランジスタの
制御端子と上記出力端子との間に挿入され、ゲートが上
記第１のＭＯＳトランジスタのゲートに接続された第３
のＭＯＳトランジスタと、ドレイン・ソース間が上記負
荷素子の他端と上記第２の電位との間に挿入され、ゲー
トに第２の制御信号が供給される第４のＭＯＳトランジ
スタとから構成される。
位と出力端子との間に挿入された第１のＭＯＳトランジ
スタと、この第１のＭＯＳトランジスタのゲート・ソー
ス間に挿入された定電圧素子と、ドレイン・ソース間が
上記定電圧素子を介して、もしくは直接に上記出力端子
と第２の電位との間に挿入され、ゲートに第１の制御信
号が供給される第２のＭＯＳトランジスタと、上記第１
の電位と上記第１のＭＯＳトランジスタのゲートとの間
に挿入されたレベルシフト用のトランジスタと、一端が
上記第１の電位に接続され他端が上記レベルシフト用の
トランジスタの制御端子に接続された負荷素子と、ドレ
イン・ソース間が上記レベルシフト用のトランジスタの
制御端子と上記出力端子との間に挿入され、ゲートが上
記第１のＭＯＳトランジスタのゲートに接続された第３
のＭＯＳトランジスタと、ドレイン・ソース間が上記負
荷素子の他端と上記第２の電位との間に挿入され、ゲー
トに第２の制御信号が供給される第４のＭＯＳトランジ
スタとから構成される。
（作用）
“Ｈ“レベル出力時、第２の制御信号により第４のＭＯ
Ｓトランジスタを介して、入力信号に応じたトリガ信号
がレベルシフト用のトランジスタに与えられる。これに
より、レベルシフト用のトランジスタがトリガ駆動し、
その後は第３のＭＯＳトランジスタが自己バイアス的に
レベルシフト用のトランジスタを駆動させる。これによ
り、出カブルアツブ用の第１のＭＯＳトランジスタをオ
ンさせ、出力が完全に“Ｈ＃レベルになるとレベルシフ
ト用のトランジスタの動作は停止する。
Ｓトランジスタを介して、入力信号に応じたトリガ信号
がレベルシフト用のトランジスタに与えられる。これに
より、レベルシフト用のトランジスタがトリガ駆動し、
その後は第３のＭＯＳトランジスタが自己バイアス的に
レベルシフト用のトランジスタを駆動させる。これによ
り、出カブルアツブ用の第１のＭＯＳトランジスタをオ
ンさせ、出力が完全に“Ｈ＃レベルになるとレベルシフ
ト用のトランジスタの動作は停止する。
これにより消費電力を少なくする。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の出力回路の一実施例の構成を示す回
路図である。高電源電圧ＶＣＣと出力Ｏｕｔを得る端子
との間には出カブルアツブ用ＮチャネルＤＭＯＳトラン
ジスタｌの両端が接続されている。接地電圧ＶＳＳと上
記ＤＭＯＳトランジスタ１のゲートとの間には出力プル
ダウン用のＮチャネルＤＭＯＳトランジスタ２のドレイ
ン。
路図である。高電源電圧ＶＣＣと出力Ｏｕｔを得る端子
との間には出カブルアツブ用ＮチャネルＤＭＯＳトラン
ジスタｌの両端が接続されている。接地電圧ＶＳＳと上
記ＤＭＯＳトランジスタ１のゲートとの間には出力プル
ダウン用のＮチャネルＤＭＯＳトランジスタ２のドレイ
ン。
ソースが接続されている。上記ＤＭＯＳトランジスタ１
のゲート・ソース・間にはツェナ・ダイオード３のカソ
ード、アノードが接続されている。また、ＤＭＯＳトラ
ンジスタ１のゲートにはレベルシフト用の高耐圧ＰＮＰ
トランジスタ４のコレクタが接続され、そのエミッタは
電源電圧ＶＣＣに接続されている。このトランジスタ４
のベースφエミッタ間には抵抗５が接続されている。ま
た、このトランジスタ４のベースと出力Ｏｕｔを得る端
子との間にはＮチャネルＤＭＯＳトランジスタ６のドレ
イン、ソースが接続されている。このＤＭＯＳトランジ
スタ６のゲートはトランジスタ４のコレクタに接続され
ており、トランジスタ４が自己バイアスされるようにな
っている。また、トランジスタ４のベースと接地電圧ｖ
ｓｓとの間にはＮチャネルＤＭＯ８トランジスタフのド
レイン、ソースが接続されている。そして、上記ＤＭＯ
Ｓトランジスタ２のゲートには入力信号Ｉｎが供給され
る。上記ＤＭＯ８トランジスタフのゲートにはＮＯＲゲ
ート回路８の出力信号Ｖ。
のゲート・ソース・間にはツェナ・ダイオード３のカソ
ード、アノードが接続されている。また、ＤＭＯＳトラ
ンジスタ１のゲートにはレベルシフト用の高耐圧ＰＮＰ
トランジスタ４のコレクタが接続され、そのエミッタは
電源電圧ＶＣＣに接続されている。このトランジスタ４
のベースφエミッタ間には抵抗５が接続されている。ま
た、このトランジスタ４のベースと出力Ｏｕｔを得る端
子との間にはＮチャネルＤＭＯＳトランジスタ６のドレ
イン、ソースが接続されている。このＤＭＯＳトランジ
スタ６のゲートはトランジスタ４のコレクタに接続され
ており、トランジスタ４が自己バイアスされるようにな
っている。また、トランジスタ４のベースと接地電圧ｖ
ｓｓとの間にはＮチャネルＤＭＯ８トランジスタフのド
レイン、ソースが接続されている。そして、上記ＤＭＯ
Ｓトランジスタ２のゲートには入力信号Ｉｎが供給され
る。上記ＤＭＯ８トランジスタフのゲートにはＮＯＲゲ
ート回路８の出力信号Ｖ。
が供給される。このＮＯＲゲート回路８には上記入力信
号Ｉｎとトリガ信号φが供給される。
号Ｉｎとトリガ信号φが供給される。
第２図は上記実施例回路内のＮＯＲゲート回路８の各端
子における電圧波形を示す図であり、以下、この波形図
を用いて上記実施例回路の動作を説明する。
子における電圧波形を示す図であり、以下、この波形図
を用いて上記実施例回路の動作を説明する。
入力信号Ｉｎが′Ｈ“レベルのとき、出力プルダウン用
のトランジスタ２がオンする。これにより、トランジス
タ１，６の共通ゲートのノードが“Ｌ゛レベル放電され
、ツェナ・ダイオード３を介して出力端子Ｏｕｔも“Ｌ
＃レベルに放電される。
のトランジスタ２がオンする。これにより、トランジス
タ１，６の共通ゲートのノードが“Ｌ゛レベル放電され
、ツェナ・ダイオード３を介して出力端子Ｏｕｔも“Ｌ
＃レベルに放電される。
入力信号Ｉｎが“Ｈ＃レベルから“Ｌ“レベルに切替わ
ると、この期間にトランジスタ２はオフする。このＩｎ
の切替わりの際に ｓ Ｌ ＩＴ レベルのトリガ信号
φを供給することにより、ＮＯＲゲート回路８からの出
力信号ｖｑは“Ｈルベルとなる。このｖＧがａ Ｈｓ
レベルの時トランジスタ７がオンし、トランジスタ４が
オンする。ＮＯＲゲート回路８からの出力信号ｖＧが“
Ｌルベルになればトランジスタ７はオフするが、トラン
ジスタ４がオンすることによって、トランジスタ６がオ
ンし、これによって自己バイアス的にトランジスタ４が
オンし続ける。この結果、ツェナ・ダイオード３に電圧
降下が発生することによってプルアップ用のトランジス
タ１がオンし、出力ＯｕｔはＶＣＣレベルにレベルシフ
トされて″Ｈルベルになる。このとき、トランジスタ６
のオン電流は出力Ｏｕｔに与えられる。そして、出力Ｏ
ｕｔが完全に“Ｈ゛レベルなるとトランジスタ４に流れ
ていた電流は停止する。
ると、この期間にトランジスタ２はオフする。このＩｎ
の切替わりの際に ｓ Ｌ ＩＴ レベルのトリガ信号
φを供給することにより、ＮＯＲゲート回路８からの出
力信号ｖｑは“Ｈルベルとなる。このｖＧがａ Ｈｓ
レベルの時トランジスタ７がオンし、トランジスタ４が
オンする。ＮＯＲゲート回路８からの出力信号ｖＧが“
Ｌルベルになればトランジスタ７はオフするが、トラン
ジスタ４がオンすることによって、トランジスタ６がオ
ンし、これによって自己バイアス的にトランジスタ４が
オンし続ける。この結果、ツェナ・ダイオード３に電圧
降下が発生することによってプルアップ用のトランジス
タ１がオンし、出力ＯｕｔはＶＣＣレベルにレベルシフ
トされて″Ｈルベルになる。このとき、トランジスタ６
のオン電流は出力Ｏｕｔに与えられる。そして、出力Ｏ
ｕｔが完全に“Ｈ゛レベルなるとトランジスタ４に流れ
ていた電流は停止する。
このような回路構成にすることによって、出カブルアツ
ブ時、従来ではそのプルアップ期間中電流が流されてい
たのに対し、トリガ信号φのパルス幅で設定された期間
だけ電流が流されるだけとなり、消費電力を大幅に削減
することができる。
ブ時、従来ではそのプルアップ期間中電流が流されてい
たのに対し、トリガ信号φのパルス幅で設定された期間
だけ電流が流されるだけとなり、消費電力を大幅に削減
することができる。
なお、この発明の回路は種々の変形が可能である。例え
ば、この実施例回路ではレベルシフト回路として高耐圧
用のバイポーラトランジスタを使用したが、高耐圧用の
ＭＯ８型電界効果トランジスタを使用してもよい。また
、プルダウン用トランジスタ２のドレインはプルアップ
用トランジスタ１のゲートに接続しないで直接出力端子
Ｏｕｔに接続することもできる。
ば、この実施例回路ではレベルシフト回路として高耐圧
用のバイポーラトランジスタを使用したが、高耐圧用の
ＭＯ８型電界効果トランジスタを使用してもよい。また
、プルダウン用トランジスタ２のドレインはプルアップ
用トランジスタ１のゲートに接続しないで直接出力端子
Ｏｕｔに接続することもできる。
［発明の効果］
以上説明したようにこの発明によれば、消費電力の少な
い出力回路が提供できる。
い出力回路が提供できる。
第１図はこの発明の一実施例による構成の回路図、第２
図は第１図回路の一部の波形図、第３図は従来の出力回
路の構成を示す回路図である。 １．２，６．７・・・ＮチャネルＤＭＯＳトランジスタ
、３・・・ツェナ・ダイオード、４・・・ＰＮＰ トラ
ンジスタ、５・・・抵抗、８・・・ＮＯＲゲート回路。 出願人代理人 弁理士 鈴 江 武 彦ψ 第１図 第２図
図は第１図回路の一部の波形図、第３図は従来の出力回
路の構成を示す回路図である。 １．２，６．７・・・ＮチャネルＤＭＯＳトランジスタ
、３・・・ツェナ・ダイオード、４・・・ＰＮＰ トラ
ンジスタ、５・・・抵抗、８・・・ＮＯＲゲート回路。 出願人代理人 弁理士 鈴 江 武 彦ψ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ドレイン・ソース間が第１の電位と出力端子との間に挿
入された第１のＭＯＳトランジスタと、上記第１のＭＯ
Ｓトランジスタのゲート・ソース間に挿入された定電圧
素子と、 ドレイン・ソース間が上記定電圧素子を介して、もしく
は直接に上記出力端子と第２の電位との間に挿入され、
ゲートに第１の制御信号が供給される第２のＭＯＳトラ
ンジスタと、 上記第１の電位と上記第１のＭＯＳトランジスタのゲー
トとの間に挿入されたレベルシフト用のトランジスタと
、 一端が上記第１の電位に接続され他端が上記レベルシフ
ト用のトランジスタの制御端子に接続された負荷素子と
、 ドレイン・ソース間が上記レベルシフト用のトランジス
タの制御端子と上記出力端子との間に挿入され、ゲート
が上記第１のＭＯＳトランジスタのゲートに接続された
第３のＭＯＳトランジスタと、 ドレイン・ソース間が上記負荷素子の他端と上記第２の
電位との間に挿入され、ゲートに第２の制御信号が供給
される第４のＭＯＳトランジスタと を具備したことを特徴とする出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170686A JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
| US07/362,552 US4904924A (en) | 1988-07-08 | 1989-06-07 | Output circuit for outputting a level shifted output signal |
| EP89306244A EP0350178B1 (en) | 1988-07-08 | 1989-06-20 | An output circuit for outputting a level shifted output signal |
| DE68920645T DE68920645T2 (de) | 1988-07-08 | 1989-06-20 | Ausgangsschaltung zum Liefern eines pegelverschobenen Ausgangssignals. |
| KR1019890009749A KR960001792B1 (ko) | 1988-07-08 | 1989-07-08 | 레벨쉬프트된 출력신호를 출력하기 위한 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170686A JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220916A true JPH0220916A (ja) | 1990-01-24 |
| JPH0626308B2 JPH0626308B2 (ja) | 1994-04-06 |
Family
ID=15909514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170686A Expired - Fee Related JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4904924A (ja) |
| EP (1) | EP0350178B1 (ja) |
| JP (1) | JPH0626308B2 (ja) |
| KR (1) | KR960001792B1 (ja) |
| DE (1) | DE68920645T2 (ja) |
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