JPH0626308B2 - 出力回路 - Google Patents
出力回路Info
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- JPH0626308B2 JPH0626308B2 JP63170686A JP17068688A JPH0626308B2 JP H0626308 B2 JPH0626308 B2 JP H0626308B2 JP 63170686 A JP63170686 A JP 63170686A JP 17068688 A JP17068688 A JP 17068688A JP H0626308 B2 JPH0626308 B2 JP H0626308B2
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- Japan
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- transistor
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- gate
- mos transistor
- voltage
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は低電圧出力信号をレベルシフトして高電圧出
力信号として出力する高耐圧の出力回路に関する。
力信号として出力する高耐圧の出力回路に関する。
（従来の技術） 一般にエレクトロ・ルミネッセンス（ＥＬ）・ディスプ
レイやプラズマ・ディスプレイ・パネル（ＰＤＰ）等の
発光型ディスプレイの駆動用ＩＣは、高い駆動電圧を必
要とするため、高耐圧の駆動用ＩＣが使用されている。
この駆動用ＩＣにおける出力回路では、高耐圧に加えて
スイッチング時間の短縮、消費電流の低減化が要求され
ている。このため、入力信号をＣＭＯＳ回路で受け、低
電圧信号を出力し、これをレベルシフトした高電圧信号
をプッシュプル型の出力段から出力するようにしてい
る。この出力段には通常ＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉ
ｆｕｓｅｄ ＭＯＳ）トランジスタが用いられている。
レイやプラズマ・ディスプレイ・パネル（ＰＤＰ）等の
発光型ディスプレイの駆動用ＩＣは、高い駆動電圧を必
要とするため、高耐圧の駆動用ＩＣが使用されている。
この駆動用ＩＣにおける出力回路では、高耐圧に加えて
スイッチング時間の短縮、消費電流の低減化が要求され
ている。このため、入力信号をＣＭＯＳ回路で受け、低
電圧信号を出力し、これをレベルシフトした高電圧信号
をプッシュプル型の出力段から出力するようにしてい
る。この出力段には通常ＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉ
ｆｕｓｅｄ ＭＯＳ）トランジスタが用いられている。
第３図は上記したような駆動用ＩＣに使用される従来の
出力回路を示す回路図である。低電圧電源ＶＤＤ，接地
電圧ＶＳＳ間には、ＰチャネルＭＯＳトランジスタ21、
ＮチャネルＭＯＳトランジスタ22がそれぞれのゲート及
びドレインが共通接続されて構成されるＣＭＯＳインバ
ータ回路23が挿入されている。また、高電圧電源ＶＣＣ
には高耐圧用のＰＮＰトランジスタ24のエミッタが接続
されている。このトランジスタ24はマルチコレクタ構造
になっており、一方のコレクタはこのトランジスタ24の
ベースに接続されている。。ＰＮＰトランジスタ24のベ
ースは、ゲートが上記ＣＭＯＳインバータ回路23の共通
ドレインに接続され、ソースが接地電圧ＶＳＳに接続さ
れたＮチャネルＤＭＯＳトランジスタ25のドレインに接
続されている。ＰＮＰトランジスタ24の他方のコレクタ
は、ゲートが上記ＣＭＯＳインバータ回路23の共通ゲー
トに接続され、ソースが接地電圧ＶＳＳに接続された出
力プルダウン用ＮチャネルＤＭＯＳトランジスタ26のド
レインに接続されている。さらに、上記トランジスタ24
の他方のコレクタは、出力プルアップ用のＮチャネルＤ
ＭＯＳトランジスタ27のゲートに接続されている。この
トランジスタ27のドレインは高電圧電源ＶＣＣに接続さ
れ、ソース・ゲート間にツェナ・ダイオード28のアノー
ド・カソード間が接続されている。そして、上記ＣＭＯ
Ｓインバータ回路23の共通ゲートから入力信号Ｉｎが供
給され、上記ＮチャネルＤＭＯＳトランジスタ27のドレ
インから出力Ｏｕｔが取出されるようになっている。
出力回路を示す回路図である。低電圧電源ＶＤＤ，接地
電圧ＶＳＳ間には、ＰチャネルＭＯＳトランジスタ21、
ＮチャネルＭＯＳトランジスタ22がそれぞれのゲート及
びドレインが共通接続されて構成されるＣＭＯＳインバ
ータ回路23が挿入されている。また、高電圧電源ＶＣＣ
には高耐圧用のＰＮＰトランジスタ24のエミッタが接続
されている。このトランジスタ24はマルチコレクタ構造
になっており、一方のコレクタはこのトランジスタ24の
ベースに接続されている。。ＰＮＰトランジスタ24のベ
ースは、ゲートが上記ＣＭＯＳインバータ回路23の共通
ドレインに接続され、ソースが接地電圧ＶＳＳに接続さ
れたＮチャネルＤＭＯＳトランジスタ25のドレインに接
続されている。ＰＮＰトランジスタ24の他方のコレクタ
は、ゲートが上記ＣＭＯＳインバータ回路23の共通ゲー
トに接続され、ソースが接地電圧ＶＳＳに接続された出
力プルダウン用ＮチャネルＤＭＯＳトランジスタ26のド
レインに接続されている。さらに、上記トランジスタ24
の他方のコレクタは、出力プルアップ用のＮチャネルＤ
ＭＯＳトランジスタ27のゲートに接続されている。この
トランジスタ27のドレインは高電圧電源ＶＣＣに接続さ
れ、ソース・ゲート間にツェナ・ダイオード28のアノー
ド・カソード間が接続されている。そして、上記ＣＭＯ
Ｓインバータ回路23の共通ゲートから入力信号Ｉｎが供
給され、上記ＮチャネルＤＭＯＳトランジスタ27のドレ
インから出力Ｏｕｔが取出されるようになっている。
上記構成の回路は入力信号Ｉｎが“Ｌ”レベルのとき、
ＣＭＯＳインバータ回路23内のトランジスタ21がオン
し、トランジスタ22はオフする。よって、ＶＤＤレベル
の出力信号でＮチャネルＤＭＯＳトランジスタ25がオン
する。これにより、マルチコレクタ構造のＰＮＰトラン
ジスタ24がオンし、このオン電流によりツェナ・ダイオ
ード28に電圧降下が発生し、ＮチャネルＤＭＯＳトラン
ジスタ27がオンする。この結果、出力端の寄生容量が充
電され、出力Ｏｕｔは“Ｈ”すなわちＶＣＣレベルとな
る。
ＣＭＯＳインバータ回路23内のトランジスタ21がオン
し、トランジスタ22はオフする。よって、ＶＤＤレベル
の出力信号でＮチャネルＤＭＯＳトランジスタ25がオン
する。これにより、マルチコレクタ構造のＰＮＰトラン
ジスタ24がオンし、このオン電流によりツェナ・ダイオ
ード28に電圧降下が発生し、ＮチャネルＤＭＯＳトラン
ジスタ27がオンする。この結果、出力端の寄生容量が充
電され、出力Ｏｕｔは“Ｈ”すなわちＶＣＣレベルとな
る。
入力信号Ｉｎが“Ｈ”レベルのとき、ＣＭＯＳインバー
タ回路23内のトランジスタ21がオフし、トランジスタ22
はオンする。これにより、トランジスタ25はオフする。
また、この入力信号Ｉｎの“Ｈ”レベルにより、トラン
ジスタ26がオンする。この結果、トランジスタ27のゲー
ト及び出力端の寄生容量がツェナ・ダイオード28を介し
て放電され、出力Ｏｕｔは“Ｌ”すなわちＶＳＳレベル
となる。
タ回路23内のトランジスタ21がオフし、トランジスタ22
はオンする。これにより、トランジスタ25はオフする。
また、この入力信号Ｉｎの“Ｈ”レベルにより、トラン
ジスタ26がオンする。この結果、トランジスタ27のゲー
ト及び出力端の寄生容量がツェナ・ダイオード28を介し
て放電され、出力Ｏｕｔは“Ｌ”すなわちＶＳＳレベル
となる。
ところで、上記第４図の回路において出力Ｏｕｔに
“Ｈ”レベルが出力されるとき、プルアップ用トランジ
スタ27をオンさせるために、トランジスタ25をオンさせ
てレベルシフタであるＰＮＰトランジスタ24によって電
流を常に流す必要がある。このため、トランジスタ24で
は出力Ｏｕｔの“Ｈ”レベル時には常にトランジスタ25
を介して電流が流れる。例えば、この電流を１５０μ
Ａ、高電圧電源ＶＣＣを２００Ｖと仮定するならば、そ
の消費電力Ｐは、 Ｐ＝200×150×10-5＝30ｍＷ …(1) となる。さらに、この構成の出力回路が組み込まれるデ
ィスプレイ駆動用ＩＣの出力ビッドが３２ビットとすれ
ば、その消費電力は約１Ｗになる。従って、第４図のよ
うな構成の回路では、出力ビット数の増加に伴って消費
電力が増大してしまう欠点がある。
“Ｈ”レベルが出力されるとき、プルアップ用トランジ
スタ27をオンさせるために、トランジスタ25をオンさせ
てレベルシフタであるＰＮＰトランジスタ24によって電
流を常に流す必要がある。このため、トランジスタ24で
は出力Ｏｕｔの“Ｈ”レベル時には常にトランジスタ25
を介して電流が流れる。例えば、この電流を１５０μ
Ａ、高電圧電源ＶＣＣを２００Ｖと仮定するならば、そ
の消費電力Ｐは、 Ｐ＝200×150×10-5＝30ｍＷ …(1) となる。さらに、この構成の出力回路が組み込まれるデ
ィスプレイ駆動用ＩＣの出力ビッドが３２ビットとすれ
ば、その消費電力は約１Ｗになる。従って、第４図のよ
うな構成の回路では、出力ビット数の増加に伴って消費
電力が増大してしまう欠点がある。
（発明が解決しようとする課題） このように従来の出力回路では消費電流が大きいため、
ディスプレイ駆動用ＩＣ等に用いるとその出力ビット数
の増加に伴って消費電力が増大してしまう欠点がある。
ディスプレイ駆動用ＩＣ等に用いるとその出力ビット数
の増加に伴って消費電力が増大してしまう欠点がある。
この発明は上記事情を考慮してなされたたものであり、
その目的は、消費電力の少ない出力回路を提供すること
にある。
その目的は、消費電力の少ない出力回路を提供すること
にある。
［発明の構成］ （課題を解決するための手段） この発明の出力回路は、ドレイン・ソース間が第１の電
位と出力端子との間に接続された出力プルアップ用の第
１のＭＯＳトランジスタと、上記第１のＭＯＳトランジ
スタのゲート・ソース間に挿入された定電圧素子と、ゲ
ートに入力信号が供給され、ソースが第２の電位に接続
され、ドレインが出力端子を放電しうる経路に接続され
た出力プルダウン用の第２のＭＯＳトランジスタと、上
記第１の電位と上記第１のＭＯＳトランジスタのゲート
との間に電流通路として接続され制御端子が負荷抵抗を
介して上記第１の電位に接続された高耐圧用のトランジ
スタと、ドレイン・ソース間が上記高耐圧用のトランジ
スタの制御端子と上記出力端子との間に接続され、ゲー
トが上記第１のＭＯＳトランジスタのゲートに接続され
た上記高耐圧用のトランジスタ自己バイアス用の第３の
ＭＯＳトランジスタと、ドレイン・ソース間が上記高耐
圧用のトランジスタの制御端子と第２の電位との間に接
続され、ゲートに入力信号の切り替わり時発生する制御
信号が供給されることにより上記高耐圧用のトランジス
タをオン始動させる第４のＭＯＳトランジスタとから構
成される。
位と出力端子との間に接続された出力プルアップ用の第
１のＭＯＳトランジスタと、上記第１のＭＯＳトランジ
スタのゲート・ソース間に挿入された定電圧素子と、ゲ
ートに入力信号が供給され、ソースが第２の電位に接続
され、ドレインが出力端子を放電しうる経路に接続され
た出力プルダウン用の第２のＭＯＳトランジスタと、上
記第１の電位と上記第１のＭＯＳトランジスタのゲート
との間に電流通路として接続され制御端子が負荷抵抗を
介して上記第１の電位に接続された高耐圧用のトランジ
スタと、ドレイン・ソース間が上記高耐圧用のトランジ
スタの制御端子と上記出力端子との間に接続され、ゲー
トが上記第１のＭＯＳトランジスタのゲートに接続され
た上記高耐圧用のトランジスタ自己バイアス用の第３の
ＭＯＳトランジスタと、ドレイン・ソース間が上記高耐
圧用のトランジスタの制御端子と第２の電位との間に接
続され、ゲートに入力信号の切り替わり時発生する制御
信号が供給されることにより上記高耐圧用のトランジス
タをオン始動させる第４のＭＯＳトランジスタとから構
成される。
（作用） “Ｈ”レベル出力時、制御信号により第４のＭＯＳトラ
ンジスタを介して、入力信号に応じたトリガ信号が高耐
圧用のトランジスタに与えられる。これにより、このト
ランジスタがトリガ駆動し、その後は第３のＭＯＳトラ
ンジスタが自己バイアス的に高耐圧用のトランジスタを
駆動させる。これにより、出力プルアップ用の第１のＭ
ＯＳトランジスタをオンさせ、出力が完全に“Ｈ”レベ
ルになると高耐圧用のトランジスタの動作は停止する。
これにより消費電力を少なくする。
ンジスタを介して、入力信号に応じたトリガ信号が高耐
圧用のトランジスタに与えられる。これにより、このト
ランジスタがトリガ駆動し、その後は第３のＭＯＳトラ
ンジスタが自己バイアス的に高耐圧用のトランジスタを
駆動させる。これにより、出力プルアップ用の第１のＭ
ＯＳトランジスタをオンさせ、出力が完全に“Ｈ”レベ
ルになると高耐圧用のトランジスタの動作は停止する。
これにより消費電力を少なくする。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の出力回路の一実施例の構成を示す回
路図である。高電源高圧ＶＣＣと出力Ｏｕｔを得る端子
との間には出力プルアップ用ＮチャネルＤＭＯＳトラン
ジスタ１の両端が接続されている。接地電圧ＶＳＳと上
記ＤＭＯＳトランジスタ１のゲートとの間には出力プル
アップ用のＮチャネルＤＭＯＳトランジスタ２のドレイ
ン，ソースが接続されている。上記ＤＭＯＳトランジス
タ１のゲート・ソース間にはツェナ・ダイオード３のカ
ソード，アノードが接続されている。また、ＤＭＯＳト
ランジスタ１のゲートには高耐圧ＰＮＰトランジスタ４
のコレクタが接続され、そのエミッタは電源電圧ＶＣＣ
に接続されている。このトランジスタ４のベース・エミ
ッタ間には抵抗５が接続されている。また、このトラン
ジスタ４のベースと出力Ｏｕｔを得る端子との間にはＮ
チャネルＤＭＯＳトランジスタ６のドレイン，ソースが
接続されている。このＤＭＯＳトランジスタ６のゲート
はトランジスタ４のコレクタに接続されており、トラン
ジスタ４が自己バイアスされるようになっている。ま
た、トランジスタ４のベースと接地電圧ＶＳＳとの間に
はＮチャネルＤＭＯＳトランジスタ７のドレイン，ソー
スが接続されている。そして、上記ＤＭＯＳトランジス
タ２のゲートには入力信号Ｉｎが供給される。上記ＤＭ
ＯＳトランジスタ７のゲートにはＮＯＲゲート回路８の
出力信号ＶＧが供給される。このＮＯＲゲート回路８に
は上記入力信号Ｉｎとトリガ信号φが供給される。
路図である。高電源高圧ＶＣＣと出力Ｏｕｔを得る端子
との間には出力プルアップ用ＮチャネルＤＭＯＳトラン
ジスタ１の両端が接続されている。接地電圧ＶＳＳと上
記ＤＭＯＳトランジスタ１のゲートとの間には出力プル
アップ用のＮチャネルＤＭＯＳトランジスタ２のドレイ
ン，ソースが接続されている。上記ＤＭＯＳトランジス
タ１のゲート・ソース間にはツェナ・ダイオード３のカ
ソード，アノードが接続されている。また、ＤＭＯＳト
ランジスタ１のゲートには高耐圧ＰＮＰトランジスタ４
のコレクタが接続され、そのエミッタは電源電圧ＶＣＣ
に接続されている。このトランジスタ４のベース・エミ
ッタ間には抵抗５が接続されている。また、このトラン
ジスタ４のベースと出力Ｏｕｔを得る端子との間にはＮ
チャネルＤＭＯＳトランジスタ６のドレイン，ソースが
接続されている。このＤＭＯＳトランジスタ６のゲート
はトランジスタ４のコレクタに接続されており、トラン
ジスタ４が自己バイアスされるようになっている。ま
た、トランジスタ４のベースと接地電圧ＶＳＳとの間に
はＮチャネルＤＭＯＳトランジスタ７のドレイン，ソー
スが接続されている。そして、上記ＤＭＯＳトランジス
タ２のゲートには入力信号Ｉｎが供給される。上記ＤＭ
ＯＳトランジスタ７のゲートにはＮＯＲゲート回路８の
出力信号ＶＧが供給される。このＮＯＲゲート回路８に
は上記入力信号Ｉｎとトリガ信号φが供給される。
第２図は上記実施例回路内のＮＯＲゲート回路８の各端
子における電圧波形を示す図であり、以下、この波形図
を用いて上記実施例回路の動作を説明する。
子における電圧波形を示す図であり、以下、この波形図
を用いて上記実施例回路の動作を説明する。
入力信号Ｉｎが“Ｈ”レベルのとき、出力プルダウン用
のトランジスタ２がオンする。これにより、トランジス
タ１，６の共通ゲートのノードが“Ｌ”レベルに放電さ
れ、ツェナ・ダイオード３を介して出力端子Ｏｕｔも
“Ｌ”レベルに放電される。
のトランジスタ２がオンする。これにより、トランジス
タ１，６の共通ゲートのノードが“Ｌ”レベルに放電さ
れ、ツェナ・ダイオード３を介して出力端子Ｏｕｔも
“Ｌ”レベルに放電される。
入力信号Ｉｎが“Ｈ”レベルから“Ｌ”レベルに切替わ
ると、この期間にトランジスタ２はオフする。このＩｎ
の切替わりの際に、“Ｌ”レベルのトリガ信号φを供給
することにより、ＮＯＲゲート回路８からの出力信号Ｖ
Ｇは“Ｈ”レベルとなる。このＶＧが“Ｈ”レベルの時
トランジスタ７がオンし、トランジスタ４がオンする。
ＮＯＲゲート回路８からの出力信号ＶＧが“Ｌ”レベル
になればトランジスタ７はオフするが、トランジスタ４
がオンすることによって、トランジスタ６がオンし、こ
れによって自己バイアス的にトランジスタ４がオンし続
ける。この結果、ツェナ・ダイオード３に電圧降下が発
生することによってプルアップ用のトランジスタ１がオ
ンし、出力ＯｕｔはＶＣＣレベルにレベルシフトされて
“Ｈ”レベルになる。このとき、トランジスタ６のオン
電流は出力Ｏｕｔに与えられる。そして、出力Ｏｕｔが
完全に“Ｈ”レベルになるとトランジスタ４に流れてい
た電流は停止する。
ると、この期間にトランジスタ２はオフする。このＩｎ
の切替わりの際に、“Ｌ”レベルのトリガ信号φを供給
することにより、ＮＯＲゲート回路８からの出力信号Ｖ
Ｇは“Ｈ”レベルとなる。このＶＧが“Ｈ”レベルの時
トランジスタ７がオンし、トランジスタ４がオンする。
ＮＯＲゲート回路８からの出力信号ＶＧが“Ｌ”レベル
になればトランジスタ７はオフするが、トランジスタ４
がオンすることによって、トランジスタ６がオンし、こ
れによって自己バイアス的にトランジスタ４がオンし続
ける。この結果、ツェナ・ダイオード３に電圧降下が発
生することによってプルアップ用のトランジスタ１がオ
ンし、出力ＯｕｔはＶＣＣレベルにレベルシフトされて
“Ｈ”レベルになる。このとき、トランジスタ６のオン
電流は出力Ｏｕｔに与えられる。そして、出力Ｏｕｔが
完全に“Ｈ”レベルになるとトランジスタ４に流れてい
た電流は停止する。
このような回路構成にすることによって、出力プルアッ
プ時、従来ではそのプルアップ期間中電流が流されてい
たのに対し、トリガ信号φのパルス幅で設定された期間
だけ電流が流されるだけとなり、消費電力を大幅に削減
することができる。
プ時、従来ではそのプルアップ期間中電流が流されてい
たのに対し、トリガ信号φのパルス幅で設定された期間
だけ電流が流されるだけとなり、消費電力を大幅に削減
することができる。
なお、この発明の回路は種々の変形が可能である。例え
ば、この実施例回路ではレベルシフト回路として高耐圧
用のバイポーラトランジスタを使用したが、高耐圧用の
ＭＯＳ型電界効果トランジスタを使用してもよい。ま
た、プルダウン用トランジスタ２のドレインはプルアッ
プ用トランジスタ１のゲートに接続しないで直接出力端
子Ｏｕｔに接続することもできる。
ば、この実施例回路ではレベルシフト回路として高耐圧
用のバイポーラトランジスタを使用したが、高耐圧用の
ＭＯＳ型電界効果トランジスタを使用してもよい。ま
た、プルダウン用トランジスタ２のドレインはプルアッ
プ用トランジスタ１のゲートに接続しないで直接出力端
子Ｏｕｔに接続することもできる。
［発明の効果］ 以上説明したようにこの発明によれば、消費電力の少な
い出力回路が提供できる。
い出力回路が提供できる。
第１図はこの発明の一実施例による構成の回路図、第２
図は第１図回路の一部の波形図、第３図は従来の出力回
路の構成を示す回路図である。 １，２，６，７……Ｎ設定ＤＭＯＳトランジスタ、３…
…ツェナ・ダイオード、４……ＰＮＰトランジスタ、５
……抵抗、８……ＮＯＲゲート回路。
図は第１図回路の一部の波形図、第３図は従来の出力回
路の構成を示す回路図である。 １，２，６，７……Ｎ設定ＤＭＯＳトランジスタ、３…
…ツェナ・ダイオード、４……ＰＮＰトランジスタ、５
……抵抗、８……ＮＯＲゲート回路。
Claims (1)
- 【請求項１】ドレイン・ソース間が第１の電位と出力端
子との間に接続された出力プルアップ用の第１のＭＯＳ
トランジスタと、 上記第１のＭＯＳトランジスタのゲート・ソース間に挿
入された定電圧素子と、 ゲートに入力信号が供給され、ソースが第２の電位に接
続され、ドレインが出力端子を放電しうる経路に接続さ
れた出力プルダウン用の第２のＭＯＳトランジスタと、 上記第１の電位と上記第１のＭＯＳトランジスタのゲー
トとの間が電流通路として接続され制御端子が負荷抵抗
を介して上記第１の電位に接続された高耐圧用のトラン
ジスタと、 ドレイン・ソース間が上記高耐圧用のトランジスタの制
御端子と上記出力端子との間に接続され、ゲートが上記
第１のＭＯＳトランジスタのゲートに接続された上記高
耐圧用のトランジスタ自己バイアス用の第３のＭＯＳト
ランジスタと、 ドレイン・ソース間が上記高耐圧用のトランジスタの制
御端子と第２の電位との間に接続され、ゲートに入力信
号の切り替わり時発生する制御信号が供給されることに
より上記高耐圧用のトランジスタをオン始動させる第４
のＭＯＳトランジスタと 具備したことを特徴とする出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170686A JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
| US07/362,552 US4904924A (en) | 1988-07-08 | 1989-06-07 | Output circuit for outputting a level shifted output signal |
| EP89306244A EP0350178B1 (en) | 1988-07-08 | 1989-06-20 | An output circuit for outputting a level shifted output signal |
| DE68920645T DE68920645T2 (de) | 1988-07-08 | 1989-06-20 | Ausgangsschaltung zum Liefern eines pegelverschobenen Ausgangssignals. |
| KR1019890009749A KR960001792B1 (ko) | 1988-07-08 | 1989-07-08 | 레벨쉬프트된 출력신호를 출력하기 위한 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170686A JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220916A JPH0220916A (ja) | 1990-01-24 |
| JPH0626308B2 true JPH0626308B2 (ja) | 1994-04-06 |
Family
ID=15909514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170686A Expired - Fee Related JPH0626308B2 (ja) | 1988-07-08 | 1988-07-08 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4904924A (ja) |
| EP (1) | EP0350178B1 (ja) |
| JP (1) | JPH0626308B2 (ja) |
| KR (1) | KR960001792B1 (ja) |
| DE (1) | DE68920645T2 (ja) |
Families Citing this family (2)
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