JPH0220924A - ロジックアレイ - Google Patents
ロジックアレイInfo
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- JPH0220924A JPH0220924A JP31788588A JP31788588A JPH0220924A JP H0220924 A JPH0220924 A JP H0220924A JP 31788588 A JP31788588 A JP 31788588A JP 31788588 A JP31788588 A JP 31788588A JP H0220924 A JPH0220924 A JP H0220924A
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- JP
- Japan
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- circuit
- gate circuit
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- 238000005070 sampling Methods 0.000 claims abstract 2
- 238000003491 array Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- 241000269821 Scombridae Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 235000020640 mackerel Nutrition 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイナミック駆動のＣＭＯＳロノックアレイに
関する。
関する。
コンピュータ等に用いられる記憶装置ｔ（以下メモリと
よぷ）は同一構造のセルの規則的配列（アレイ）によっ
て実現され、しかも商業的に多量に量産化される関係か
ら入出力とも規格化される方向にある。一方各種制御回
路はコンピュータ等の論理回路、インタフェイス回路等
と益々複数化・多様化されてきた、そのため制御回路の
設計は統一的に行なうことは非常に難しく、各種回路を
適宜組合せて行なっている。上記の方向に対する解決策
の一つとして、論理回路は論理上ＡＮＬ）とＯＲとの結
合のみで構成されることに層眼し、ＡＮＤとＯＲとをあ
らかじめプレイ構造に配列して、必要とする論理に応じ
て、アレイの接点１に接続または開放させるロジックア
レイが使用され始めている。
よぷ）は同一構造のセルの規則的配列（アレイ）によっ
て実現され、しかも商業的に多量に量産化される関係か
ら入出力とも規格化される方向にある。一方各種制御回
路はコンピュータ等の論理回路、インタフェイス回路等
と益々複数化・多様化されてきた、そのため制御回路の
設計は統一的に行なうことは非常に難しく、各種回路を
適宜組合せて行なっている。上記の方向に対する解決策
の一つとして、論理回路は論理上ＡＮＬ）とＯＲとの結
合のみで構成されることに層眼し、ＡＮＤとＯＲとをあ
らかじめプレイ構造に配列して、必要とする論理に応じ
て、アレイの接点１に接続または開放させるロジックア
レイが使用され始めている。
ユーザーが自由に論理設定をなしうろことからプログラ
ムロジックアレイ（ＰＬＡ ）ともいわれる。
ムロジックアレイ（ＰＬＡ ）ともいわれる。
これは続出し専用記憶装置（以下ＲＯＭとよぶ）がアド
レス信号に応じて必要な出力をうる点は同じであるが、
ＲＯＭはアドレス信号のすべての組合せに対し出力ワー
ドを定めねばならないが、 ＰＬＡではアドレス信号に
対してその内部にアドレスデコーダをもっているような
動作をもつから必要とする出力のみを内部で構成すれば
よく、極めて簡単な構造ですむ。用途的にはＲＯＭが多
量の同一種類のデータ保持に適するのく対し、ＰＬＡは
比較的小容量のカスタムメイド的に多方面の応用、特に
制御回路に適しているものといえる。
レス信号に応じて必要な出力をうる点は同じであるが、
ＲＯＭはアドレス信号のすべての組合せに対し出力ワー
ドを定めねばならないが、 ＰＬＡではアドレス信号に
対してその内部にアドレスデコーダをもっているような
動作をもつから必要とする出力のみを内部で構成すれば
よく、極めて簡単な構造ですむ。用途的にはＲＯＭが多
量の同一種類のデータ保持に適するのく対し、ＰＬＡは
比較的小容量のカスタムメイド的に多方面の応用、特に
制御回路に適しているものといえる。
論理関数は例えばｆｌ ＝ＸＩ ＸＩ ＋ｘ、 Ｎ３の
ＡＮＤ −ＯＲの二段構成の形になるから、Ｘｔｘｌ・
ＸＩ ＸｇをＡＮＤプレイで、両者の和をＯＲプレイで
実現させる。
ＡＮＤ −ＯＲの二段構成の形になるから、Ｘｔｘｌ・
ＸＩ ＸｇをＡＮＤプレイで、両者の和をＯＲプレイで
実現させる。
ＰＬＡは従って入力がＡＮＤアレイに入シ、これにより
つくられた論理積がＯＲアレイに入力されこれらの和が
出場れる構造金もつよう設計されたプレイである。
つくられた論理積がＯＲアレイに入力されこれらの和が
出場れる構造金もつよう設計されたプレイである。
このＰＬＡをＭＯ８ｆ −）回路で実現するには、駆動
方式として（イ）両アレイをともにスタティック方式に
する、（０） ＡＮＤプレイはスタティック・ＯＲアレ
イはダイナミック方式にする、ヒ）両アレイをともにダ
イナミック方式にするの王者が考えられる。
方式として（イ）両アレイをともにスタティック方式に
する、（０） ＡＮＤプレイはスタティック・ＯＲアレ
イはダイナミック方式にする、ヒ）両アレイをともにダ
イナミック方式にするの王者が考えられる。
（ハ）の全ダイナミック方式が消費・母ワーの点からＰ
ＬＡの面積を最小になしうるが、以下に説明するように
スピードが遅くま九ダイナミック駆動のために特殊なり
ロックが必要となる欠点がある。
ＬＡの面積を最小になしうるが、以下に説明するように
スピードが遅くま九ダイナミック駆動のために特殊なり
ロックが必要となる欠点がある。
第１図を参照して従来のダイナミック方式のＰＬＡの動
作を説明する。第１図は２人力、４出力のＰＬＡで１が
Ａｎｄアレイ、２がＯＲアレイであシ、これらのアレイ
はそれぞれのアレイの入力線、出力線と結合する格子点
を有する。格子点には通常ＭＯ８ＦＥＴなどを用い、所
望の論理関数を得るように。
作を説明する。第１図は２人力、４出力のＰＬＡで１が
Ａｎｄアレイ、２がＯＲアレイであシ、これらのアレイ
はそれぞれのアレイの入力線、出力線と結合する格子点
を有する。格子点には通常ＭＯ８ＦＥＴなどを用い、所
望の論理関数を得るように。
特定のＦＥＴの接合を破壊しプレイからきシはなす。
ここでＰ。、、Ｎｏ、４のサフィックスでない部分のＰ
はＰチャネルＦＥＴ （Ｐ形ＦＥＴ ） 、ＮはＮチャ
ネルＦＥＴ （Ｎ形ＦＩＴ ）であることを示す。ま九
実態面から以下ではＡＮＤアレイを第１ゲート回路。
はＰチャネルＦＥＴ （Ｐ形ＦＥＴ ） 、ＮはＮチャ
ネルＦＥＴ （Ｎ形ＦＩＴ ）であることを示す。ま九
実態面から以下ではＡＮＤアレイを第１ゲート回路。
ＯＲアレイを第２）ｌａ−ト回路と呼ぶことにする。
Ｐｏ、〜Ｐ３Ｆは第１ゲート回路１をプリチャージする
Ｐ形Ｆ’ＥＴ ＋ Ｎ０８〜Ｎ３．はディスチャージ用
のＮ形ＦＥＴ 、 （Ｎ０１Ｎｏρｌ （Ｎ１０Ｎ１５
） ｌ （Ｎ２１Ｎ２２） １（Ｎ、。Ｎ、２）は入力
信号工。、■。、１１．Ｉ、に対する論理積を実現して
いる。Ｐ４．〜Ｐ７．は第２ｒ−ト回路２をプリチャー
ジするＰ形ＦＥＴでＮ４ａ〜Ｎ７ａはディスチャージ用
のＮ形ＦＥＴであり、Ｎ０８〜Ｎ３７は第１ ｒ −）
回路１の出力の論理和を構成する。このダイナミック方
式の回路動作を説明する。先ずクロック７９ルスφいが
低レベルになるとプリチャージ用ＦＥＴ Ｐｏ、〜Ｐ３
．がオンになり、ディスチャージ用ＦＥＴ Ｎ、、〜Ｎ
６．はオフになるため第１ｒ−ト回路１の出力線（積項
線ともいう）Ｒｏ〜Ｒ３はプリチャージされる。次にク
ロックパルスφえが高レベルになるとディスチャージ用
ＦＥＴ Ｎｏ、〜Ｎ３ａはオン。
Ｐ形Ｆ’ＥＴ ＋ Ｎ０８〜Ｎ３．はディスチャージ用
のＮ形ＦＥＴ 、 （Ｎ０１Ｎｏρｌ （Ｎ１０Ｎ１５
） ｌ （Ｎ２１Ｎ２２） １（Ｎ、。Ｎ、２）は入力
信号工。、■。、１１．Ｉ、に対する論理積を実現して
いる。Ｐ４．〜Ｐ７．は第２ｒ−ト回路２をプリチャー
ジするＰ形ＦＥＴでＮ４ａ〜Ｎ７ａはディスチャージ用
のＮ形ＦＥＴであり、Ｎ０８〜Ｎ３７は第１ ｒ −）
回路１の出力の論理和を構成する。このダイナミック方
式の回路動作を説明する。先ずクロック７９ルスφいが
低レベルになるとプリチャージ用ＦＥＴ Ｐｏ、〜Ｐ３
．がオンになり、ディスチャージ用ＦＥＴ Ｎ、、〜Ｎ
６．はオフになるため第１ｒ−ト回路１の出力線（積項
線ともいう）Ｒｏ〜Ｒ３はプリチャージされる。次にク
ロックパルスφえが高レベルになるとディスチャージ用
ＦＥＴ Ｎｏ、〜Ｎ３ａはオン。
プリチャージ用ＦＥＴ ｐｏｐ −ｐ４．はオフとなシ
ミ源ｖｃＣと切シ離される。このとさ出力線Ｒ６−Ｒ３
のレベルは入力信号工。、Ｔｏ、ｔ、、Ｔ、によってプ
リチャージ嘔れた状態′１′のレベルを保つかあるいは
ｒ（スチャージして＠０”のレベルになる。第２ゲート
回路も第１ｆ−）回路と全く同じ構造であるからその動
作がφ８と、帛１ｆ−）回路の出力ラインＲｏ−Ｒ，の
レベルによってきまる。クロツクパルスφ８が低レベル
になるとプリチャージ用ＦＥＴ Ｐ４゜〜Ｐ７Ｆはオン
になりｒイスチャージ用ＦＥＴＮ４．〜Ｎ７ｍはオフで
あるから出力ＷＡＯｏ〜０５はプリチャージされる。φ
８が幾レベルになるとディスチャージ用ＦＥＴＮ４．〜
Ｎ７ｍがオンになシ、ｆリチャージ用ＦｇＴ Ｐ４ｐ
−Ｐ７ｐはオフとなり出力線は電源■。から゛切シ離さ
れる。そして出力Ｉ鰺０゜〜０．は第１ゲート回路１の
出力ＭＲ８−ＦＬ３の状態によυプリチャージされた状
態″″１＃のレベルま九はディスチャージされた状態′
Ｏ＃のレベルになる。ＰＬＡの動作特性を第２図のタイ
ム波形因で示す。ここでＶＡ、Ｖ、はそれぞれに示す線
の電圧レベルを表わす。
ミ源ｖｃＣと切シ離される。このとさ出力線Ｒ６−Ｒ３
のレベルは入力信号工。、Ｔｏ、ｔ、、Ｔ、によってプ
リチャージ嘔れた状態′１′のレベルを保つかあるいは
ｒ（スチャージして＠０”のレベルになる。第２ゲート
回路も第１ｆ−）回路と全く同じ構造であるからその動
作がφ８と、帛１ｆ−）回路の出力ラインＲｏ−Ｒ，の
レベルによってきまる。クロツクパルスφ８が低レベル
になるとプリチャージ用ＦＥＴ Ｐ４゜〜Ｐ７Ｆはオン
になりｒイスチャージ用ＦＥＴＮ４．〜Ｎ７ｍはオフで
あるから出力ＷＡＯｏ〜０５はプリチャージされる。φ
８が幾レベルになるとディスチャージ用ＦＥＴＮ４．〜
Ｎ７ｍがオンになシ、ｆリチャージ用ＦｇＴ Ｐ４ｐ
−Ｐ７ｐはオフとなり出力線は電源■。から゛切シ離さ
れる。そして出力Ｉ鰺０゜〜０．は第１ゲート回路１の
出力ＭＲ８−ＦＬ３の状態によυプリチャージされた状
態″″１＃のレベルま九はディスチャージされた状態′
Ｏ＃のレベルになる。ＰＬＡの動作特性を第２図のタイ
ム波形因で示す。ここでＶＡ、Ｖ、はそれぞれに示す線
の電圧レベルを表わす。
ｔ０期間は第１ゲート回路・第２ゲート回路ともプリチ
ャージされる期間である。ｔ１期間ではれは高レベルに
なり第１、ゲート回路はディスチャージ状態に入るが、
一方φ８は低レベルのままなので第２ｆ−）回路はプリ
チャージの状態である。ｔ１期間になって始めて匂が高
レベルになり、第１ ｒ−ト回路の出力ラインのレベル
によシ第２ゲート回、路の出力ラインのレベルが結果と
してあられれる。
ャージされる期間である。ｔ１期間ではれは高レベルに
なり第１、ゲート回路はディスチャージ状態に入るが、
一方φ８は低レベルのままなので第２ｆ−）回路はプリ
チャージの状態である。ｔ１期間になって始めて匂が高
レベルになり、第１ ｒ−ト回路の出力ラインのレベル
によシ第２ゲート回、路の出力ラインのレベルが結果と
してあられれる。
この特殊なりロック・臂ルス期間ｔｏ Ｉ ｔｔ
ｔ。
ｔ。
を設けた理由は特開昭５３−１４６５４９号公報に説明
されている。
されている。
上記駆動方式はクロックパルスに対する条件としてφえ
の高レベル時間がｔＡ＋ｔｌｌより太＋ｊＢの高レベル
時間がｔＢよシ大きいことである。ここでｔＡ。
の高レベル時間がｔＡ＋ｔｌｌより太＋ｊＢの高レベル
時間がｔＢよシ大きいことである。ここでｔＡ。
ｔａは第１．第２ゲート回路のディスチャージ時間であ
る。通常クロックツ母ルスは基本クロックから合成する
ため、３相クロツクの場合ｔ、 ｚｔｌ ＝ｔ。
る。通常クロックツ母ルスは基本クロックから合成する
ため、３相クロツクの場合ｔ、 ｚｔｌ ＝ｔ。
４相クロツクの場合ｔ＠ ”ｔｌ ＊ ｔｚ ＝２
ｔ６になる。従ってＰＬＡのアクセスタイムはｔｌ 十
ｔｓ として２ｔ、あるいは３ｔ０となり、基本クロッ
クを早くしてもこれ以上早いアクセスタイムは得られな
い。このように従来のＰＬＡの構成では特別のクロック
パルス’ｋ ２ ＋ｌＩＡ必要とすることおよび早いア
クセスタイムが得られないという欠点をもっていた。
ｔ６になる。従ってＰＬＡのアクセスタイムはｔｌ 十
ｔｓ として２ｔ、あるいは３ｔ０となり、基本クロッ
クを早くしてもこれ以上早いアクセスタイムは得られな
い。このように従来のＰＬＡの構成では特別のクロック
パルス’ｋ ２ ＋ｌＩＡ必要とすることおよび早いア
クセスタイムが得られないという欠点をもっていた。
本発明の目的は上記の欠点を除去し、１つのクロックパ
ルス列でダイナミック駆動される高速のロジックアレイ
を提供することにある。
ルス列でダイナミック駆動される高速のロジックアレイ
を提供することにある。
本発明によるロジックアレイは、複数の出力線と、複数
の入力線と、ゲートが選択さ扛九入力線に続されンース
・ドレイン路が選択された出力線と電ＴＭ電位との間に
接続されたトランジスタ群と、プリチャージ期間に各出
力線を接地電位にグリチャージする手段と、前記プリチ
ャージ期間に各入力線を前記電源電位にプリチャージし
て各トランジスタを遮断状態とする手段と、す／ｆすｙ
グ期関に入力信号を前記入力線に供給する手段とを備え
ることを特徴とする。
の入力線と、ゲートが選択さ扛九入力線に続されンース
・ドレイン路が選択された出力線と電ＴＭ電位との間に
接続されたトランジスタ群と、プリチャージ期間に各出
力線を接地電位にグリチャージする手段と、前記プリチ
ャージ期間に各入力線を前記電源電位にプリチャージし
て各トランジスタを遮断状態とする手段と、す／ｆすｙ
グ期関に入力信号を前記入力線に供給する手段とを備え
ることを特徴とする。
以下図面を参照して本発明の詳細な説明する・第３図は
本発明の一実施例である。
本発明の一実施例である。
第１ゲート回路１＃１ＡＮＤアレイを、＃Ｉ２ゲート回
路２はＯＲアレイを構成し、ＮＡＮＤ ｆ −）回路３
は入力制御回路を構成している。第１ゲート回路ＩＦｉ
従来の第１図のＡＮＤアレイと入力側にＮＡＮＤｌ路３
がある点をのぞき全く同じである。ＮＡＮＤゲート２３
はφえが低レベルのとき強制的にその出力を１にする。
路２はＯＲアレイを構成し、ＮＡＮＤ ｆ −）回路３
は入力制御回路を構成している。第１ゲート回路ＩＦｉ
従来の第１図のＡＮＤアレイと入力側にＮＡＮＤｌ路３
がある点をのぞき全く同じである。ＮＡＮＤゲート２３
はφえが低レベルのとき強制的にその出力を１にする。
第２ゲート回路は第２図と全く異なり、第１ゲート回路
と同一のクロックツ４／Ｌ／スｉＡを用いＮＯ，−Ｎ、
、はディスチャージ用Ｎ形Ｆ’ＥＴであシ。
と同一のクロックツ４／Ｌ／スｉＡを用いＮＯ，−Ｎ、
、はディスチャージ用Ｎ形Ｆ’ＥＴであシ。
特にプリチャージ用のＦＥＴをもたない。
このロジックアレイの動作特性を第４図のタイム波形図
を参照して説明する。先ず（イ）ｔ、の期間においては
φ、が低レベルであシ、プリチャージ用ＦＥＴ Ｐｏ、
〜Ｐ３１Ｆがオンになり、ディスチャージ用ＦＥＴ Ｎ
ｏ、〜Ｎ５．はオフになる。またφ４により入力側のＮ
ＡＮＤ回路２３の出力はすべてＩ”になるから第１ ｅ
−）回路１の出力線Ｒ６−Ｒ５はすべてプリチャージ
される。さらに第２）Ｉ′−）回路２についてはディス
チャージ用ＦＥＴ Ｎｏ、 Ａ−Ｎ、、はオンになって
いるとともに論理和を構成するＰ。−Ｒ７は第１ゲート
回路の出力線がすべてプリチャージされているからすべ
てオフとなっている。
を参照して説明する。先ず（イ）ｔ、の期間においては
φ、が低レベルであシ、プリチャージ用ＦＥＴ Ｐｏ、
〜Ｐ３１Ｆがオンになり、ディスチャージ用ＦＥＴ Ｎ
ｏ、〜Ｎ５．はオフになる。またφ４により入力側のＮ
ＡＮＤ回路２３の出力はすべてＩ”になるから第１ ｅ
−）回路１の出力線Ｒ６−Ｒ５はすべてプリチャージ
される。さらに第２）Ｉ′−）回路２についてはディス
チャージ用ＦＥＴ Ｎｏ、 Ａ−Ｎ、、はオンになって
いるとともに論理和を構成するＰ。−Ｒ７は第１ゲート
回路の出力線がすべてプリチャージされているからすべ
てオフとなっている。
従りてディスチャージ用Ｆ’ＩＣＴ Ｎ、、〜Ｎ５．に
接続されている出力線０゜〜０．け０”レベルである、
（ロ）次のｔ４期間ではクロック・中ルスφ、が高レベ
ルになり、第１ゲートの入力！。、■。＋１１＋１１が
そのまま第１ゲートに入力される。またＰ形ＦＥＴ Ｐ
ｏ、〜Ｐ３Ｐはオフ、Ｎ型ＦＥＴ Ｎｏ、 〜Ｎ３．が
オンになるので出力線Ｒ６−Ｒ３は入力によりグリチャ
ージ状態を保つかまたはディスチャージする。すなわち
論理積に相応するレベルになる。一方第２ｆ−）回路２
はφ、が低レベルであるから、ディスチャージ用ＦＥＴ
Ｎ、、〜Ｎ５Ｐはオフとなり出力線０゜〜０３はアース
と切りはなされ、第１ゲートの出力線Ｒ６〜Ｒ３の状態
によ、９Ｐ形ＦＥＴ Ｐｏ〜Ｐ７のオン又はオフによＩ
）′ｙ″イスチャーゾされた状態“０”を保つか、或は
プリチャージされて＠ １＃レベルになる。なおｔｏの
期間、第１ゲート回路１の入力レベルを強制的に、高レ
ベルにしているのは容量分割による誤動作を防止する次
めである。
接続されている出力線０゜〜０．け０”レベルである、
（ロ）次のｔ４期間ではクロック・中ルスφ、が高レベ
ルになり、第１ゲートの入力！。、■。＋１１＋１１が
そのまま第１ゲートに入力される。またＰ形ＦＥＴ Ｐ
ｏ、〜Ｐ３Ｐはオフ、Ｎ型ＦＥＴ Ｎｏ、 〜Ｎ３．が
オンになるので出力線Ｒ６−Ｒ３は入力によりグリチャ
ージ状態を保つかまたはディスチャージする。すなわち
論理積に相応するレベルになる。一方第２ｆ−）回路２
はφ、が低レベルであるから、ディスチャージ用ＦＥＴ
Ｎ、、〜Ｎ５Ｐはオフとなり出力線０゜〜０３はアース
と切りはなされ、第１ゲートの出力線Ｒ６〜Ｒ３の状態
によ、９Ｐ形ＦＥＴ Ｐｏ〜Ｐ７のオン又はオフによＩ
）′ｙ″イスチャーゾされた状態“０”を保つか、或は
プリチャージされて＠ １＃レベルになる。なおｔｏの
期間、第１ゲート回路１の入力レベルを強制的に、高レ
ベルにしているのは容量分割による誤動作を防止する次
めである。
本発明のＰＬＡのアクセスタイムは第１ｒ−ト回路がデ
ィスチャージし、第２ゲート回路がグリチャージするま
での時間になるが、第１ゲート回路１がディスチャージ
され、第２ｒ−）回路２のＦＥＴ Ｐｏ〜Ｐ２のしきい
値を越えると第２ｒ−）回路２のプリチャージが直ちに
開始されるから、出力線の値が安定するｔｃｔ−含む最
小のクロックタイムである。従来の方法では第２図に示
すように７クセスタイムとして最小限ｔＡ＋ｔＢが必要
でありたが、ｔｃ＜ｔＡ十ｔｌＩとなシアクセスタイム
は極めて短かく、早い立上が９のＦＥＴ ｔ−用いれば
かりにｔ ＝２ｔ、にとりた場合でもｔｏ１体を極め
て小圧することができて、アクセスタイムｔ１は格段と
小になる。
ィスチャージし、第２ゲート回路がグリチャージするま
での時間になるが、第１ゲート回路１がディスチャージ
され、第２ｒ−）回路２のＦＥＴ Ｐｏ〜Ｐ２のしきい
値を越えると第２ｒ−）回路２のプリチャージが直ちに
開始されるから、出力線の値が安定するｔｃｔ−含む最
小のクロックタイムである。従来の方法では第２図に示
すように７クセスタイムとして最小限ｔＡ＋ｔＢが必要
でありたが、ｔｃ＜ｔＡ十ｔｌＩとなシアクセスタイム
は極めて短かく、早い立上が９のＦＥＴ ｔ−用いれば
かりにｔ ＝２ｔ、にとりた場合でもｔｏ１体を極め
て小圧することができて、アクセスタイムｔ１は格段と
小になる。
以上説明し九ように従来の特殊な二つのクロックパルス
を用いず、九だ一つのクロックパルスのグイナきヴク駆
動であるから、回路構成が容易であり、各種制御回路の
応用に適歯である。またアクセスタイムの基本クロック
の２倍の時間でアクセスが可能となり、しかも基本クロ
ックの周波数を高くなしうるから今まで使用不能であり
次高速動作の用途も可能である。
を用いず、九だ一つのクロックパルスのグイナきヴク駆
動であるから、回路構成が容易であり、各種制御回路の
応用に適歯である。またアクセスタイムの基本クロック
の２倍の時間でアクセスが可能となり、しかも基本クロ
ックの周波数を高くなしうるから今まで使用不能であり
次高速動作の用途も可能である。
第１図は従来のＰＬＡの回路図、第２図は第１図の回路
動作を示すタイムチャート図、第３図は本発明の一実施
例を示す回路図、第４図は第３図の回路動作を示すタイ
ムチャート図である。 １・・・第１デート回路、２・・・第２デート回路、３
・・・入力制御回路、Ｒｏ−Ｒ，・・・出力線（積項線
）１．０．〜０３・・・出力線、２３・・・ＮＡＮＤ回
路。 代理人 弁理士 内 原 晋 Ｍ２ 図
動作を示すタイムチャート図、第３図は本発明の一実施
例を示す回路図、第４図は第３図の回路動作を示すタイ
ムチャート図である。 １・・・第１デート回路、２・・・第２デート回路、３
・・・入力制御回路、Ｒｏ−Ｒ，・・・出力線（積項線
）１．０．〜０３・・・出力線、２３・・・ＮＡＮＤ回
路。 代理人 弁理士 内 原 晋 Ｍ２ 図
Claims (1)
- 複数の出力線と、複数の入力線と、ゲートが選択された
入力線に続されソース・ドレイン路が選択された出力線
と電源電位との間に接続されたトランジスタ群と、プリ
チャージ期間に各出力線を接地電位にプリチャージする
手段と、前記プリチャージ期間に各入力線を前記電源電
位にプリチャージして各トランジスタを遮断状態とする
手段と、サンプリング期間に入力信号を前記入力線に供
給する手段とを備えることを特徴とするロジックアレイ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788588A JPH0220924A (ja) | 1988-12-16 | 1988-12-16 | ロジックアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788588A JPH0220924A (ja) | 1988-12-16 | 1988-12-16 | ロジックアレイ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157466A Division JPS5947845A (ja) | 1982-09-10 | 1982-09-10 | Ｃｍｏｓロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220924A true JPH0220924A (ja) | 1990-01-24 |
| JPH0379887B2 JPH0379887B2 (ja) | 1991-12-20 |
Family
ID=18093140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31788588A Granted JPH0220924A (ja) | 1988-12-16 | 1988-12-16 | ロジックアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220924A (ja) |
-
1988
- 1988-12-16 JP JP31788588A patent/JPH0220924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379887B2 (ja) | 1991-12-20 |
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