JPH0220995B2 - - Google Patents
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- JPH0220995B2 JPH0220995B2 JP58164475A JP16447583A JPH0220995B2 JP H0220995 B2 JPH0220995 B2 JP H0220995B2 JP 58164475 A JP58164475 A JP 58164475A JP 16447583 A JP16447583 A JP 16447583A JP H0220995 B2 JPH0220995 B2 JP H0220995B2
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- memory circuit
- system memory
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
近年、パーソナル・コンピユータの急激な普及
などにより、CRTデイスプレイに採用される映
像信号発生用メモリ、すなわちVIDEO RAMの
需要が高まつている。以下図面を用いて説明を行
なう。将来のCRTデイスプレイの主流になると
みられるBit Map方式のグラフイツク・デイス
プレイ・システムについて、概略ブロツク図を第
１図に示す。CRTコントローラ１２が、クロツ
ク発振器１３からのクロツクを受けて、水平同期
信号、垂直同期信号（Ｖ／Ｈ）を発生し、これら
と、CPU系１７で処理されたデータを記憶する
VIDEO RAM１１から読み出したデータとを複
合化して、映像信号に変換し、CRT１８の画面
上に映像を得るという構成である。垂直同期信号
を基準にしたCPU系１０およびCRT系１０の動
作対応は第２図のようになる。垂直同期信号が高
レベルの間、VIDEO RAM１１からCRTコント
ローラ１２にデータが読み出される動作Ｂが行な
われ、映像信号に変換されて、CRT１８画面に
表示される。この表示期間内に並行して、CPU
１７とメインメモリの間で、プログラム動作が
実行される。垂直同期信号が低レベルに移動する
と、CRT画面は不表示期間に対応し、この間、
CPU系１７のメインメモリ１６と、VIDEO
RAM１１との間で表示データの転送動作すな
わち画面の再構策が行なわれる。結局CPU１５
の表示データがVIDEO RAM１１に転送される
のは、この不表示期間であり、垂直同期信号のサ
イクル時間に対する比率が、CPU効率というこ
とになる。現状、この値は30％程度で極めて悪い
といえる。すなわち、4MHzクロツクのCPU１５
でも、実質1.3MHz程度の動作でしか使えない。
などにより、CRTデイスプレイに採用される映
像信号発生用メモリ、すなわちVIDEO RAMの
需要が高まつている。以下図面を用いて説明を行
なう。将来のCRTデイスプレイの主流になると
みられるBit Map方式のグラフイツク・デイス
プレイ・システムについて、概略ブロツク図を第
１図に示す。CRTコントローラ１２が、クロツ
ク発振器１３からのクロツクを受けて、水平同期
信号、垂直同期信号（Ｖ／Ｈ）を発生し、これら
と、CPU系１７で処理されたデータを記憶する
VIDEO RAM１１から読み出したデータとを複
合化して、映像信号に変換し、CRT１８の画面
上に映像を得るという構成である。垂直同期信号
を基準にしたCPU系１０およびCRT系１０の動
作対応は第２図のようになる。垂直同期信号が高
レベルの間、VIDEO RAM１１からCRTコント
ローラ１２にデータが読み出される動作Ｂが行な
われ、映像信号に変換されて、CRT１８画面に
表示される。この表示期間内に並行して、CPU
１７とメインメモリの間で、プログラム動作が
実行される。垂直同期信号が低レベルに移動する
と、CRT画面は不表示期間に対応し、この間、
CPU系１７のメインメモリ１６と、VIDEO
RAM１１との間で表示データの転送動作すな
わち画面の再構策が行なわれる。結局CPU１５
の表示データがVIDEO RAM１１に転送される
のは、この不表示期間であり、垂直同期信号のサ
イクル時間に対する比率が、CPU効率というこ
とになる。現状、この値は30％程度で極めて悪い
といえる。すなわち、4MHzクロツクのCPU１５
でも、実質1.3MHz程度の動作でしか使えない。
この問題点の原因は、VIDEO RAM１１が、
動作(A)および動作を同時にできないことであ
り、第２図に示すように交互に繰り返さざるを得
ないことによる。
動作(A)および動作を同時にできないことであ
り、第２図に示すように交互に繰り返さざるを得
ないことによる。
本発明の第１の目的は、これを解決する
VIDEO RAM１１を提供するのが目的である。
VIDEO RAM１１を提供するのが目的である。
本発明の第１の態様によると、アドレレス入
力、データ入力、データ出力、チツプ活性化ある
いはチツプ選択として機能する期本コントロー
ル・クロツク、書き込みコントロール・クロツク
および必要に応じ、読み出しコントロール・クロ
ツクを入出力端子とする第１系のメモリ回路と、
アドレス入力、データ出力、チツプ活性化あるい
はチツプ選択として機能する基本コントロール・
クロツクおよび必要に応じ、読み出しコントロー
ル・クロツクを入出力端子とする第２系のメモリ
回路を同一チツプ上に有し、電源端子を加えた端
子構成であり、前記第１系および前記第２系は互
いに非同期に動作でき、前記第１系はランダムな
書き込みあるいは読み出し動作、前記第２系は、
前記第１系での書き込みによるデータのランダム
な読み出し動作だけが可能であることを特徴とす
る半導体メモリが得られる。本発明による
VIDEO RAM１１の構成は、第３図のように表
わされる。第１系メモリ回路３１と第２系メモリ
回路３３は全く独立に動作でき、メモリセル３２
は、それぞれに対応する２種の情報を記憶する。
第１系メモリ回路３１はメモリセル３２に書き込
みおよび読み出し動作ができ、選択されたメモリ
セルはこの書き込み動作時、第２系メモリ回路３
３に対応する記憶節点に同じデータを書き込むよ
うに働く。この点が本RAMの基本的な特徴とな
る。一方、第２系メモリ回路３３は、この書き込
まれたデータを読み出すだけしかできない。第１
系メモリ回路３１のデータ入力、データ出力を
CPUと、第２系メモリ回路のデータ出力をCRT
と接続することにより、垂直同期信号を基準にし
た本VIDEO RAMの動作は、第４図のように表
わされる。第２系に対応するポート２では、従来
と同様、表示期間での画面表示動作が行なわれる
一方、ポート１ではCPU系と絶えずデータのや
りとりが可能となり、CPU効率は100％と一挙に
最大限の改善がなされる。
力、データ入力、データ出力、チツプ活性化ある
いはチツプ選択として機能する期本コントロー
ル・クロツク、書き込みコントロール・クロツク
および必要に応じ、読み出しコントロール・クロ
ツクを入出力端子とする第１系のメモリ回路と、
アドレス入力、データ出力、チツプ活性化あるい
はチツプ選択として機能する基本コントロール・
クロツクおよび必要に応じ、読み出しコントロー
ル・クロツクを入出力端子とする第２系のメモリ
回路を同一チツプ上に有し、電源端子を加えた端
子構成であり、前記第１系および前記第２系は互
いに非同期に動作でき、前記第１系はランダムな
書き込みあるいは読み出し動作、前記第２系は、
前記第１系での書き込みによるデータのランダム
な読み出し動作だけが可能であることを特徴とす
る半導体メモリが得られる。本発明による
VIDEO RAM１１の構成は、第３図のように表
わされる。第１系メモリ回路３１と第２系メモリ
回路３３は全く独立に動作でき、メモリセル３２
は、それぞれに対応する２種の情報を記憶する。
第１系メモリ回路３１はメモリセル３２に書き込
みおよび読み出し動作ができ、選択されたメモリ
セルはこの書き込み動作時、第２系メモリ回路３
３に対応する記憶節点に同じデータを書き込むよ
うに働く。この点が本RAMの基本的な特徴とな
る。一方、第２系メモリ回路３３は、この書き込
まれたデータを読み出すだけしかできない。第１
系メモリ回路３１のデータ入力、データ出力を
CPUと、第２系メモリ回路のデータ出力をCRT
と接続することにより、垂直同期信号を基準にし
た本VIDEO RAMの動作は、第４図のように表
わされる。第２系に対応するポート２では、従来
と同様、表示期間での画面表示動作が行なわれる
一方、ポート１ではCPU系と絶えずデータのや
りとりが可能となり、CPU効率は100％と一挙に
最大限の改善がなされる。
次に本発明のVIDEO RAMの具体的な回路構
成を説明していく。本発明の第２の態様により、
メモリセル回路が得られる。すなわち、前記第１
系のデイジツト線をドレイン、前記第１系のワー
ド線をゲート、第１節点をソースとする第１の
MOST前記第１節点と第１電源の間に接続され
る第１の付加容量、前記第１節点をドレイン、前
記第１系のワード線をゲート、第２節点をソース
とする第２のMOST、前記第２節点をドレイン、
前記第１系に属する第１の内部発生タイミングク
ロツクをゲート、第３節点をソースとする第３の
MOST、前記第３節点と前記第１電源の間に接
続される第２の付加容量、前記第３節点をドレイ
ン、前記第２系のワード線をゲート、前記第２系
のデイジツト線をソースとする第４のMOSTか
ら構成され、前記第１系の記憶情報を、前記第１
節点に記憶し、前記第１系の書き込み動作時に、
前記第１節点と同時に、前記第２および第３の
MOSTを通して、前記第３節点にも同一情報を
書き込み、前記第２系は前記第３節点に記憶され
た情報を読み出すだけであることを特徴とするメ
モリセル回路が得られる。
成を説明していく。本発明の第２の態様により、
メモリセル回路が得られる。すなわち、前記第１
系のデイジツト線をドレイン、前記第１系のワー
ド線をゲート、第１節点をソースとする第１の
MOST前記第１節点と第１電源の間に接続され
る第１の付加容量、前記第１節点をドレイン、前
記第１系のワード線をゲート、第２節点をソース
とする第２のMOST、前記第２節点をドレイン、
前記第１系に属する第１の内部発生タイミングク
ロツクをゲート、第３節点をソースとする第３の
MOST、前記第３節点と前記第１電源の間に接
続される第２の付加容量、前記第３節点をドレイ
ン、前記第２系のワード線をゲート、前記第２系
のデイジツト線をソースとする第４のMOSTか
ら構成され、前記第１系の記憶情報を、前記第１
節点に記憶し、前記第１系の書き込み動作時に、
前記第１節点と同時に、前記第２および第３の
MOSTを通して、前記第３節点にも同一情報を
書き込み、前記第２系は前記第３節点に記憶され
た情報を読み出すだけであることを特徴とするメ
モリセル回路が得られる。
本メモリセルは、第５図で示される。基本単位
はダイナミツクRAMの1MOSTセルであり、第
１系にはMOSTQ1およびコンデンサC1、第２系
にはMOSTQ4およびコンデンサC2が対応する。
従つて、情報記憶は、第１系が節点１で、第２系
が節点３で行なわれることになる。ダイナミツク
型セルであるから、第１系、第２系の双方で必要
なリフレツシユ・サイクルの条件を満足する必要
がある。MOSTQ2およびMOSTQ3は、選択され
た１個のメモリセルについて、第１系の書き込み
動作時、節点１と同時に節点３に同じデータを書
き込む役割をする。MOSTQ2は、ゲートが第１
系のワード線で、行選択ゲートとして機能するの
で、MOSTQ3は、列選択ゲートおよび書き込み
動作選択ゲートとして働く必要がある。
はダイナミツクRAMの1MOSTセルであり、第
１系にはMOSTQ1およびコンデンサC1、第２系
にはMOSTQ4およびコンデンサC2が対応する。
従つて、情報記憶は、第１系が節点１で、第２系
が節点３で行なわれることになる。ダイナミツク
型セルであるから、第１系、第２系の双方で必要
なリフレツシユ・サイクルの条件を満足する必要
がある。MOSTQ2およびMOSTQ3は、選択され
た１個のメモリセルについて、第１系の書き込み
動作時、節点１と同時に節点３に同じデータを書
き込む役割をする。MOSTQ2は、ゲートが第１
系のワード線で、行選択ゲートとして機能するの
で、MOSTQ3は、列選択ゲートおよび書き込み
動作選択ゲートとして働く必要がある。
本発明の第３の態様によると、本発明のメモリ
回路において、前記第１の内部発生タイミング・
クロツクを前記第１系のデイジツト線毎に個別に
備え、前記第１系の列（デイジツト線）選択デコ
ーダ出力と、前記第１系の内部発生の書き込み許
容信号に同期した第２の内部発生タイミングクロ
ツクとの論理積で構成することを特徴とする転送
書き込み信号発生回路が得られる。
回路において、前記第１の内部発生タイミング・
クロツクを前記第１系のデイジツト線毎に個別に
備え、前記第１系の列（デイジツト線）選択デコ
ーダ出力と、前記第１系の内部発生の書き込み許
容信号に同期した第２の内部発生タイミングクロ
ツクとの論理積で構成することを特徴とする転送
書き込み信号発生回路が得られる。
第６図に示す具体的な実施例により、この
MOSTQ3のゲートタイミング発生回路が明確に
なる。
MOSTQ3のゲートタイミング発生回路が明確に
なる。
MOSTQ5〜Q10は、第１系のデイジツト線DL1
を選択するNOR構成の列デコーダである。この
デコーダが選択されたとすると、デイジツト線
DL1に充分セル信号が増幅されてから、列選択許
容信号YEが上昇し、これを受けて、MOSTQ13
を通し、節点５が上昇する。DL1がMOSTQ15を
通して、データ入出力バスに接続され、読み出し
あるいは書き込み動作が行なわれることになる。
書き込み動作の場合、許容信号WEが上昇する
と、MOSTQ16を通して、入力データがデータ入
出力バスに入り、MOSTQ15を介して、DL1に伝
えられる。メモリセルにおいてワード線WL1が
選択されているとすると、MOSTQ1およびQ2を
通し、節点１よび節点２に入力データが入つてい
く。MOSTQ3のゲートすなわち節点７はデイジ
ツト線DL1の列のメモリセルに共通な配線とな
る。MOSTQ5〜Q10の列デコーダが選択されたと
き、タイミングWEの上昇を受け、MOSTQ14を
通し、節点が上昇するといの構成である。
を選択するNOR構成の列デコーダである。この
デコーダが選択されたとすると、デイジツト線
DL1に充分セル信号が増幅されてから、列選択許
容信号YEが上昇し、これを受けて、MOSTQ13
を通し、節点５が上昇する。DL1がMOSTQ15を
通して、データ入出力バスに接続され、読み出し
あるいは書き込み動作が行なわれることになる。
書き込み動作の場合、許容信号WEが上昇する
と、MOSTQ16を通して、入力データがデータ入
出力バスに入り、MOSTQ15を介して、DL1に伝
えられる。メモリセルにおいてワード線WL1が
選択されているとすると、MOSTQ1およびQ2を
通し、節点１よび節点２に入力データが入つてい
く。MOSTQ3のゲートすなわち節点７はデイジ
ツト線DL1の列のメモリセルに共通な配線とな
る。MOSTQ5〜Q10の列デコーダが選択されたと
き、タイミングWEの上昇を受け、MOSTQ14を
通し、節点が上昇するといの構成である。
したがつてこの場合、MOSTQ3が導通して節
点３にも、入力データが送られ、第２系にも同じ
入力データが書き込まれることになる。このよう
に第１系の選択セルの書き込み動作に伴なつて本
VIDEO RAMメモリセル回路の対応する第２系
のセルの内容が自動的に更新されるため、第１系
の書き込み、読み出し動作および第２系の読み出
し動作を並行して全く独立に行なわせることがで
きる。
点３にも、入力データが送られ、第２系にも同じ
入力データが書き込まれることになる。このよう
に第１系の選択セルの書き込み動作に伴なつて本
VIDEO RAMメモリセル回路の対応する第２系
のセルの内容が自動的に更新されるため、第１系
の書き込み、読み出し動作および第２系の読み出
し動作を並行して全く独立に行なわせることがで
きる。
第１系および第２系が非同期に動作する場合、
それぞれの活性動作タイミングに重なる期間があ
ると、各々の入力アドレス指定の組み合せによる
本VIDEO RAMの動作説明が必要であり、第７
図に示す４個のセル・マツプを基に述べる。
それぞれの活性動作タイミングに重なる期間があ
ると、各々の入力アドレス指定の組み合せによる
本VIDEO RAMの動作説明が必要であり、第７
図に示す４個のセル・マツプを基に述べる。
(1) 第１系、第２系の間で行アドレスおよび列ア
ドレス共、互いに異なる指定の場合。
ドレス共、互いに異なる指定の場合。
第１系がX0，Y0、第２系がX1′，Y1′のアドレ
ス指定とする。第１系は節点１０について書き込
みあるいは読み出しが行なわれ、書き込みの場合
は、節点３０にも同じデータが入る。MOSTQ40
は非導通のままであるから、書き込み時節点３０
の内容を更新する以外、第２系に影響を与えるこ
とはない。一方、第２系は節点３３の記憶情報を
読み出すだけで、第１系とは全く絶縁される。
ス指定とする。第１系は節点１０について書き込
みあるいは読み出しが行なわれ、書き込みの場合
は、節点３０にも同じデータが入る。MOSTQ40
は非導通のままであるから、書き込み時節点３０
の内容を更新する以外、第２系に影響を与えるこ
とはない。一方、第２系は節点３３の記憶情報を
読み出すだけで、第１系とは全く絶縁される。
(2) 行アドレスが一致し、列アドレスが異なる指
定の場合 第１系がX0，Y0、第２系がX0′，Y1′とする。
第１系の読み出しでは、MOSTQ30が非導通で、
節点１０の情報の読み出しが、第２系と絶縁され
て行なわれる。第１系の書き込みは、WEを受け
て、Yo・WEが上昇するためMOSTQ30が導通
し、隣接する第２系セルと接続される。X0′は上
昇し、Y0′は低レベルのままであるから、
MOSTQ40は導通する一方、MOSTQ7は非導通
である。したがつて、第１系データ入出力バスに
接続されるデータ入力バツフアは、MOSTQ5お
よびQ10を通して、節点１０に入力データを書き
込み、さらに、MOSTQ20，Q30およびQ40を通し
て、第２系の記憶節点３０およびデイジツト線
DL0′に同じデータを送り込むことになる。
MOSTQ7は非導通であるから、第１系のデータ
入力バツフアからみえる負荷は、DL0′までであ
り、ここまで書き込みレベルの保証が必要にな
る。一方、第２系は節点３２の記憶情報を読み出
すが、隣接する第１系セル、すなわちMOSTQ12
およびコンデンサC12については、X0が上昇し
て、リフレツシユ動作が行なわれるものの、
MOSTQ32が非導通であるため、第１系とは絶縁
される。
定の場合 第１系がX0，Y0、第２系がX0′，Y1′とする。
第１系の読み出しでは、MOSTQ30が非導通で、
節点１０の情報の読み出しが、第２系と絶縁され
て行なわれる。第１系の書き込みは、WEを受け
て、Yo・WEが上昇するためMOSTQ30が導通
し、隣接する第２系セルと接続される。X0′は上
昇し、Y0′は低レベルのままであるから、
MOSTQ40は導通する一方、MOSTQ7は非導通
である。したがつて、第１系データ入出力バスに
接続されるデータ入力バツフアは、MOSTQ5お
よびQ10を通して、節点１０に入力データを書き
込み、さらに、MOSTQ20，Q30およびQ40を通し
て、第２系の記憶節点３０およびデイジツト線
DL0′に同じデータを送り込むことになる。
MOSTQ7は非導通であるから、第１系のデータ
入力バツフアからみえる負荷は、DL0′までであ
り、ここまで書き込みレベルの保証が必要にな
る。一方、第２系は節点３２の記憶情報を読み出
すが、隣接する第１系セル、すなわちMOSTQ12
およびコンデンサC12については、X0が上昇し
て、リフレツシユ動作が行なわれるものの、
MOSTQ32が非導通であるため、第１系とは絶縁
される。
(3) 行アドレスが異なり、列アドレスが一致する
指定の場合 第１系がX0，Y0、第２系がX1′，Y0′とする。
第１系は節点１０について、読み出しあるいは書
き込みが行なわれ、書き込みの場合は節点３０に
も同じデータが入る。MOSTQ40は非導通である
から、書き込み時、節点３０の内容を更新する以
外、第２系に影響を与えることはない。一方、第
２系は節点３１の記憶情報を読み出すだけで、第
１系とは全く絶縁される。
指定の場合 第１系がX0，Y0、第２系がX1′，Y0′とする。
第１系は節点１０について、読み出しあるいは書
き込みが行なわれ、書き込みの場合は節点３０に
も同じデータが入る。MOSTQ40は非導通である
から、書き込み時、節点３０の内容を更新する以
外、第２系に影響を与えることはない。一方、第
２系は節点３１の記憶情報を読み出すだけで、第
１系とは全く絶縁される。
(4) 行アドレス、列アドレス共一致する指定の場
合 第１系がX0，Y0、第２系がX0′，Y0′とする。
第１系の節点１０の読み出しでは、隣接する第２
系の節点３０の読み出しも並行して行なわれる
が、MOSTQ30が非導通であるから、互いに絶縁
される。第１系の書き込みは、WEの上昇を受け
て、MOSTQ30が導通し、読み出し動作にある隣
接の第２系セルと接続される。この場合、X0′，
Y0′共に上昇し、MOSTQ40およびQ7が導通する。
したがつて、第１系データ入出力バスに接続され
るデータ入力バツフアからは、MOSTQ5，Q10，
Q20，Q30，Q40およびQ7がすべて導通するため、
第２系データ出力バスまでみえてしまう。このと
き、第１系のデータ入力バツフアが書き込む入力
データと、第２系のデータ出力バスに接続される
出力データ・アンプの増幅データとが逆のレベル
の場合、２者の間で、直流電流パスが生じて、第
１系の書き込みおよび第２系の読み出し共不完全
になり、殆んど誤動作に至る。VIDEO RAMと
して考えると、CRTへの表示、すなわち第２系
の読み出しは、絶えずやや通常一定したアドレス
順序で行なわれるため、第１系の書き込みの方が
優先される。この観点から、第２系のデータ出力
バスと、選択デイジツト線を絶縁し、データ出力
バスのその時点のレベルを増幅して、第２系の読
み出しとし、選択デイジツト線では、第１系の書
き込み動作が行なわれるようにする。本発明の第
４は、これを実現するための、第２系のデイジツ
ト線選択デコーダ出力活性化タイミングの発生回
路を与える。
合 第１系がX0，Y0、第２系がX0′，Y0′とする。
第１系の節点１０の読み出しでは、隣接する第２
系の節点３０の読み出しも並行して行なわれる
が、MOSTQ30が非導通であるから、互いに絶縁
される。第１系の書き込みは、WEの上昇を受け
て、MOSTQ30が導通し、読み出し動作にある隣
接の第２系セルと接続される。この場合、X0′，
Y0′共に上昇し、MOSTQ40およびQ7が導通する。
したがつて、第１系データ入出力バスに接続され
るデータ入力バツフアからは、MOSTQ5，Q10，
Q20，Q30，Q40およびQ7がすべて導通するため、
第２系データ出力バスまでみえてしまう。このと
き、第１系のデータ入力バツフアが書き込む入力
データと、第２系のデータ出力バスに接続される
出力データ・アンプの増幅データとが逆のレベル
の場合、２者の間で、直流電流パスが生じて、第
１系の書き込みおよび第２系の読み出し共不完全
になり、殆んど誤動作に至る。VIDEO RAMと
して考えると、CRTへの表示、すなわち第２系
の読み出しは、絶えずやや通常一定したアドレス
順序で行なわれるため、第１系の書き込みの方が
優先される。この観点から、第２系のデータ出力
バスと、選択デイジツト線を絶縁し、データ出力
バスのその時点のレベルを増幅して、第２系の読
み出しとし、選択デイジツト線では、第１系の書
き込み動作が行なわれるようにする。本発明の第
４は、これを実現するための、第２系のデイジツ
ト線選択デコーダ出力活性化タイミングの発生回
路を与える。
本発明の第４によると、前記本発明第２のメモ
リセル回路を有する前記本発明第１の半導体メモ
リにおいて、前旧第１系の書き込み動作期間中
に、前記第２系の列（デイジツト線）選択デコー
ダ出力の活性化タイミングを前記第１系および前
記第２系の行および列アドレス・インバータ・バ
ツフア出力の指定内容がすべて一致したときの
み、非活性のまま保つか、あるいはすでに活性化
されていても、非活性に戻すような論理構成にと
ることを特徴とする内部タイミング発生回路が得
られる。
リセル回路を有する前記本発明第１の半導体メモ
リにおいて、前旧第１系の書き込み動作期間中
に、前記第２系の列（デイジツト線）選択デコー
ダ出力の活性化タイミングを前記第１系および前
記第２系の行および列アドレス・インバータ・バ
ツフア出力の指定内容がすべて一致したときの
み、非活性のまま保つか、あるいはすでに活性化
されていても、非活性に戻すような論理構成にと
ることを特徴とする内部タイミング発生回路が得
られる。
これに基づく第２系のデイジツト線選択デコー
ダ出力の活性化タイミングYEの具体的な発生回
路の構成例を第８図に示す。各アドレス入力につ
いて一致判定回路があり、点線枠内に示してあ
る。AOX，ＡOXは第１系の行アドレス真補出力
AOX′，ＡOX′は第２系の行アドレス真補出力、
AOY，ＡOYは第１系の列アドレス真補出力および
AOY′，ＡOY′は第２系の列アドレス真補出力をそれ
ぞれ示す。書き込み許容信号WEは当然第１系で
あり、残るXP，YP，REおよびYEは第２系の内
部タイミングである。第１系および第２系のA0
の行および列アドレス入力共同じであれば、
MOSTQ1，Q2あるいはMOSTQ3，Q4が導通し、
節点３が上昇して、MOSTQ6が導通する。同様
に、節点７が上昇し、MOSTQ12が導通する。こ
のようにして行アドレスおよび列アドレス入力が
全て一致すればMOSTQ13，Q14，……と導通す
る。第１系は書き込み動作であるから、WEが上
昇し、MOSTQ15が導通して、結果的に節点１１
が上昇する。REは第２系の読み出し許容信号で
あり、通常は直接、デイジツト線選択デコーダの
活性化に用いるが、この場合、REをMOSTQ17
〜Q20で構成される論理ゲートに通し、その出力
YEを用いている。YEは節点１１が低レベルのと
きは、REの上昇を受け、MOSTQ19を通し、追
随して上昇するが、第１系が書き込み動作中で、
かつ第１系と第２系のアドレス入力が行、列共同
じである場合、前述のように節点１１が上昇し、
MOSTQ18およびQ20が導通してYEはREを受け
ても、低レベルのまま保たれるか、あるいはすで
に上昇していても、直ちに低レベルに戻される。
第７図に戻つて、結局第１系が書き込み動作で
WEが上昇すると、第１系データ入出力バスに接
続されるデータ入力バツフアは、MOSTQ5，
Q10，Q20，Q30およびQ40を通して、DL0、節点１
０、節点２０、節点３０およびDL0′まで書き込
みレベルを伝えるが、本論理構成によりYEが低
レベルに保たれるため、Y0′も低レベルで
MOSTQ7が非導通となり、第２系データ出力バ
スは見えなくなる。第１系の記憶節点１０および
第２系の記憶節点３０共に、第１系の書き込みデ
ータが入る一方、第２系の出力には、REを受け
て活性化される第２系データ出力バスに接続され
た出力データアンプが、活性化時点の第２系デー
タ出力バスのレベル状態を増幅した結果のデータ
があらわれる。したがつて、このときの第２系の
読み出しは、必ずしもそれまでの保持データが残
るかどうか保証できなくなるが、第１系および第
２系の行、列アドレスが入力が完全に一致しない
限り、次回の第２系の同じ番地の読み出しでは、
このとき、節点３０に書き込まれたデータが生ず
ることになる。
ダ出力の活性化タイミングYEの具体的な発生回
路の構成例を第８図に示す。各アドレス入力につ
いて一致判定回路があり、点線枠内に示してあ
る。AOX，ＡOXは第１系の行アドレス真補出力
AOX′，ＡOX′は第２系の行アドレス真補出力、
AOY，ＡOYは第１系の列アドレス真補出力および
AOY′，ＡOY′は第２系の列アドレス真補出力をそれ
ぞれ示す。書き込み許容信号WEは当然第１系で
あり、残るXP，YP，REおよびYEは第２系の内
部タイミングである。第１系および第２系のA0
の行および列アドレス入力共同じであれば、
MOSTQ1，Q2あるいはMOSTQ3，Q4が導通し、
節点３が上昇して、MOSTQ6が導通する。同様
に、節点７が上昇し、MOSTQ12が導通する。こ
のようにして行アドレスおよび列アドレス入力が
全て一致すればMOSTQ13，Q14，……と導通す
る。第１系は書き込み動作であるから、WEが上
昇し、MOSTQ15が導通して、結果的に節点１１
が上昇する。REは第２系の読み出し許容信号で
あり、通常は直接、デイジツト線選択デコーダの
活性化に用いるが、この場合、REをMOSTQ17
〜Q20で構成される論理ゲートに通し、その出力
YEを用いている。YEは節点１１が低レベルのと
きは、REの上昇を受け、MOSTQ19を通し、追
随して上昇するが、第１系が書き込み動作中で、
かつ第１系と第２系のアドレス入力が行、列共同
じである場合、前述のように節点１１が上昇し、
MOSTQ18およびQ20が導通してYEはREを受け
ても、低レベルのまま保たれるか、あるいはすで
に上昇していても、直ちに低レベルに戻される。
第７図に戻つて、結局第１系が書き込み動作で
WEが上昇すると、第１系データ入出力バスに接
続されるデータ入力バツフアは、MOSTQ5，
Q10，Q20，Q30およびQ40を通して、DL0、節点１
０、節点２０、節点３０およびDL0′まで書き込
みレベルを伝えるが、本論理構成によりYEが低
レベルに保たれるため、Y0′も低レベルで
MOSTQ7が非導通となり、第２系データ出力バ
スは見えなくなる。第１系の記憶節点１０および
第２系の記憶節点３０共に、第１系の書き込みデ
ータが入る一方、第２系の出力には、REを受け
て活性化される第２系データ出力バスに接続され
た出力データアンプが、活性化時点の第２系デー
タ出力バスのレベル状態を増幅した結果のデータ
があらわれる。したがつて、このときの第２系の
読み出しは、必ずしもそれまでの保持データが残
るかどうか保証できなくなるが、第１系および第
２系の行、列アドレスが入力が完全に一致しない
限り、次回の第２系の同じ番地の読み出しでは、
このとき、節点３０に書き込まれたデータが生ず
ることになる。
(2)および(4)の行アドレスが一致し、第１系が書
き込み動作の場合は、第１系のデータ入力バツフ
アから見える負荷は、DL0までとなり、結局共に
同じ条件となる。このとき、第１系の書き込み動
作終了直前に第２系の選択ワード線X0′が上昇す
る場合を考えると、第７図で節点１０および節点
３０の２つの記憶節点に書き込みデータが充分入
つてから、MOSTQ40が導通し、第２系のデイジ
ツト線DL0上のプリチヤージ電荷が両記憶節点に
送り込まれる。低レベルデータが書き込まれてい
る場合は、これにより記憶節点のレベルが持ち上
り、この時点で第１系の活性期間が終了して、選
択ワード線X0が低レベルに移行すると、第１系
の記憶節点１０には持ち上つたレベルが残り、次
の第１系の読み出しでは誤動作する可能性があ
る。この場合の外部基本クロツク入力のタイミン
グおよびWE，X0′の波形を第９図に示す。第２
系の選択ワード線X0′が上昇し、デイジツト線上
で信号増幅動作が行なわれるが、それが完了しな
い前に第１系の基本クロツク入力がリセツトさ
れると、第１系の活性動作タイミングはすべてリ
セツトされ、第１系の記憶節点に、中間の非論理
レベルが残ることになる。この点を解決するため
行アドレスが一致する場合に限り第２系のデイジ
ツト線上で信号増幅動作が行なわれている間は、
第１系の書き込み動作を外部クロツク入力条件が
リセツトになつても、内部的には第２系の信号増
幅動作の終了まで遅らせる考えかたを導入する。
き込み動作の場合は、第１系のデータ入力バツフ
アから見える負荷は、DL0までとなり、結局共に
同じ条件となる。このとき、第１系の書き込み動
作終了直前に第２系の選択ワード線X0′が上昇す
る場合を考えると、第７図で節点１０および節点
３０の２つの記憶節点に書き込みデータが充分入
つてから、MOSTQ40が導通し、第２系のデイジ
ツト線DL0上のプリチヤージ電荷が両記憶節点に
送り込まれる。低レベルデータが書き込まれてい
る場合は、これにより記憶節点のレベルが持ち上
り、この時点で第１系の活性期間が終了して、選
択ワード線X0が低レベルに移行すると、第１系
の記憶節点１０には持ち上つたレベルが残り、次
の第１系の読み出しでは誤動作する可能性があ
る。この場合の外部基本クロツク入力のタイミン
グおよびWE，X0′の波形を第９図に示す。第２
系の選択ワード線X0′が上昇し、デイジツト線上
で信号増幅動作が行なわれるが、それが完了しな
い前に第１系の基本クロツク入力がリセツトさ
れると、第１系の活性動作タイミングはすべてリ
セツトされ、第１系の記憶節点に、中間の非論理
レベルが残ることになる。この点を解決するため
行アドレスが一致する場合に限り第２系のデイジ
ツト線上で信号増幅動作が行なわれている間は、
第１系の書き込み動作を外部クロツク入力条件が
リセツトになつても、内部的には第２系の信号増
幅動作の終了まで遅らせる考えかたを導入する。
本発明の第５の態様によると、本発明第２のメ
モリセル回路を有する本発明第１の半導体メモリ
において、前記第１系と前記第２系の活性期間が
重なり、行（ワード線）選択アドレス指定が一致
し、前記第１系が書き込み動作を行なう場合、前
記第２系の内部発生のワード線活性化信号の立ち
上りから、デイジツト線上の信号増幅動作終了の
時点までの間は、内部的に第１系の書き込み動作
をリセツト（非活性に＆しないような論理構成に
とることを特徴とする内部タイミング発生回路が
得られる。本発明の具体的な回路構成例を第１０
図に示す。MOSTQ5〜Q12は第１系に属し、外部
基本クロツク入力を受ける初段インバータであ
り、TTLレベルクロツクが高レベルから低レ
ベルに移行すると、活性期間に入り、初段出力φ
が上昇して、内部活性動作タイミングを次々発生
していくことになる。MOSTQ11が基本インバー
タ構成に挿入された形になつているが、そのゲー
トは、通常はMOSTQ5により充電され、導通し
ており、のレベル変化にφが即応する。但し、
MOSTQ6，Q7およびQ8が導通するときに限り、
節点３は低レベルに移行し、MOSTQ11は非導通
となつてのレベル変化がφに伝わらなくなる。
その条件は、まず第１に第１系が活性期間、すな
わちが低レベル、およびφが電源レベルに等し
い高レベルにあり、かつ書き込み動作を行なつて
いることが必要で、WEが高レベルにあり、
MOSTQ6が導通する。第２に、第２系も同時に
活性期間にあり、第１系と行アドレス指定が一致
していることが必要で、第８図相当の一致判定回
路を用いることにより、MOSTQ7が導通する。
MOSTQ8のゲートは、MOSTQ1〜Q4で構成され
る第２系の内部タイミング発生回路に接続され
る。RA′は第２系の選択ワード線駆動信号であ
り、これを受けて、第９図のX0′が上昇する。
SEND′はデイジツト線に接続されるセンスアン
プの活性化終了確認信号であり、その活性化時点
では、デイジツト線は論理レベルになつている。
節点２はRA′の上昇を受け、MOSTQ3を通して
立ち上り、その後デイジツト線上の信号増幅動作
が終了してSEND′が上昇するとMOSTQ2および
Q4が導通して、大地電位に移行する。したがつ
て、節点２をゲートとするMOSTQ8は第２系の
活性動作期間中、選択ワード線が上昇してから、
デイジツト線上の信号増幅終了まで導通し、これ
が第３の条件となる。これら３つの条件が揃う
と、節点３が低レベルに移行し、MOSTQ11は非
常通になる。このとき第１系基本クロツクを高
レベルに戻しても、φは高レベルを維持、すなわ
ち内部タイミングは活性期間のまま置かれ、
MOSTQ11が導通するのを待つて、リセツト期間
に移行する。SEND′が上昇して、節点２が大地
電位になると、MOSTQ8が非導通になり、節点
３がMOSTQ5により充電されて、この時点
MOSTQ11が導通することになる。すなわち、第
１系のリセツト・タイミングが第２系の
SEND′の上昇まで遅らされ、第１系および第２
系の記憶節点両方に充分な論理レベルの書き込み
データを得ることができる。
モリセル回路を有する本発明第１の半導体メモリ
において、前記第１系と前記第２系の活性期間が
重なり、行（ワード線）選択アドレス指定が一致
し、前記第１系が書き込み動作を行なう場合、前
記第２系の内部発生のワード線活性化信号の立ち
上りから、デイジツト線上の信号増幅動作終了の
時点までの間は、内部的に第１系の書き込み動作
をリセツト（非活性に＆しないような論理構成に
とることを特徴とする内部タイミング発生回路が
得られる。本発明の具体的な回路構成例を第１０
図に示す。MOSTQ5〜Q12は第１系に属し、外部
基本クロツク入力を受ける初段インバータであ
り、TTLレベルクロツクが高レベルから低レ
ベルに移行すると、活性期間に入り、初段出力φ
が上昇して、内部活性動作タイミングを次々発生
していくことになる。MOSTQ11が基本インバー
タ構成に挿入された形になつているが、そのゲー
トは、通常はMOSTQ5により充電され、導通し
ており、のレベル変化にφが即応する。但し、
MOSTQ6，Q7およびQ8が導通するときに限り、
節点３は低レベルに移行し、MOSTQ11は非導通
となつてのレベル変化がφに伝わらなくなる。
その条件は、まず第１に第１系が活性期間、すな
わちが低レベル、およびφが電源レベルに等し
い高レベルにあり、かつ書き込み動作を行なつて
いることが必要で、WEが高レベルにあり、
MOSTQ6が導通する。第２に、第２系も同時に
活性期間にあり、第１系と行アドレス指定が一致
していることが必要で、第８図相当の一致判定回
路を用いることにより、MOSTQ7が導通する。
MOSTQ8のゲートは、MOSTQ1〜Q4で構成され
る第２系の内部タイミング発生回路に接続され
る。RA′は第２系の選択ワード線駆動信号であ
り、これを受けて、第９図のX0′が上昇する。
SEND′はデイジツト線に接続されるセンスアン
プの活性化終了確認信号であり、その活性化時点
では、デイジツト線は論理レベルになつている。
節点２はRA′の上昇を受け、MOSTQ3を通して
立ち上り、その後デイジツト線上の信号増幅動作
が終了してSEND′が上昇するとMOSTQ2および
Q4が導通して、大地電位に移行する。したがつ
て、節点２をゲートとするMOSTQ8は第２系の
活性動作期間中、選択ワード線が上昇してから、
デイジツト線上の信号増幅終了まで導通し、これ
が第３の条件となる。これら３つの条件が揃う
と、節点３が低レベルに移行し、MOSTQ11は非
常通になる。このとき第１系基本クロツクを高
レベルに戻しても、φは高レベルを維持、すなわ
ち内部タイミングは活性期間のまま置かれ、
MOSTQ11が導通するのを待つて、リセツト期間
に移行する。SEND′が上昇して、節点２が大地
電位になると、MOSTQ8が非導通になり、節点
３がMOSTQ5により充電されて、この時点
MOSTQ11が導通することになる。すなわち、第
１系のリセツト・タイミングが第２系の
SEND′の上昇まで遅らされ、第１系および第２
系の記憶節点両方に充分な論理レベルの書き込み
データを得ることができる。
第７図で再度、第１系の書き込み、および第２
系の読み出しが、同じ行アドレス指定でかつ活性
期間が重なつて行なわれる場合、すなわち前述の
２）と４）の場合を考える。両方の場合共、第１
系のデータ入力バツフアは、MOSTQ5，Q10，
Q20，Q30およびQ40を通して、第２系のデイジツ
ト線DL0′まで、書き込みデータを送る必要があ
る。これらのMOST、特にメモリセルの
MOSTQ20〜Q40は寸法を小さく抑える必要から、
電流能力は低く、比較的負荷の大きいDL0′まで
充分な書き込みレベルを伝えるのは、高速特性を
得る上で大きな障害となる。この点を改善するた
め、このような場合に限り、第２系のデイジツト
線に第１系の書き込みデータをメモリセルを介し
てだけではなく、別の低インピーダンスの
MOSTを通して送る方法をとる。
系の読み出しが、同じ行アドレス指定でかつ活性
期間が重なつて行なわれる場合、すなわち前述の
２）と４）の場合を考える。両方の場合共、第１
系のデータ入力バツフアは、MOSTQ5，Q10，
Q20，Q30およびQ40を通して、第２系のデイジツ
ト線DL0′まで、書き込みデータを送る必要があ
る。これらのMOST、特にメモリセルの
MOSTQ20〜Q40は寸法を小さく抑える必要から、
電流能力は低く、比較的負荷の大きいDL0′まで
充分な書き込みレベルを伝えるのは、高速特性を
得る上で大きな障害となる。この点を改善するた
め、このような場合に限り、第２系のデイジツト
線に第１系の書き込みデータをメモリセルを介し
てだけではなく、別の低インピーダンスの
MOSTを通して送る方法をとる。
本発明の第６によると、本発明第２のメモリセ
ル回路を有する本発明第１の半導体メモリにおい
て、ドレインが前記第１系のデータ入出力バス
に、ソースが前記第２系のデイジツト線に接続さ
れたMOSTを各列（デイジツト線）毎に設け、
ゲートに前記第１系と前記第２系の活性期間が重
なり、行（ワード線）選択アドレス指定が一致し
たときだけ活性化されるようにゲートされた前記
第１系の書き込み許容信号と、第１系の各列選択
デコーダ出力との論理積の信号を接続することを
特徴とする回路構成が得られる。本発明の具体的
な回路構成例を第１１図に示す。第１系および第
２系が同じ行アドレス指定で、第１系の書き込み
および第２系の読み出しが活性期間が重なつて行
なわれると、第１系のデータ入力バツフアは、
MOSTQ26を通して第１系データ入出力バネに、
まず書き込みデータを送る。MOSTQ23，Q1，
Q2，Q3およびQ4を通して、第１系デイジツト線
である節点１２、第１系記憶節点１、節点２、第
２系記憶節点３および第２系デイジツト線である
節点１３まで書き込みデータが伝わるが、これで
は充分な論理レベルに達するのに時間がかかり過
ぎるので、第１系データ入出力バスと、第２系デ
イジツト線の間にMOSTQ24が接続してある。そ
のゲートすなわち節点８は、選択された第１系の
列のデコーダについて、WE′を受けMOSTQ18を
通して上昇する。さらにWE′は、第１系の書き込
み許容信号WEを受けるMOSTQ5〜Q10で構成さ
れる論理ゲートの出力である。第１系および第２
系の行アドレスが一致すると、MOSTQ6が導通
し、節点４が低レベルに移行してMOSTQ8およ
びQ10は非導通になりWE′はWEの上昇を受け、
MOSTQ9を通して活性化される。結局MOSTQ1
〜Q4が同時に導通するとき、対応してMOSTQ24
も導通し、MOSTQ23およびQ24の両方を通して
第１系入力バツフアのデータが、第１系デイジツ
ト線および第２系デイジツト線にそれぞれ書き込
まれることになり、従来と変わりない速度性能を
得ることができる。
ル回路を有する本発明第１の半導体メモリにおい
て、ドレインが前記第１系のデータ入出力バス
に、ソースが前記第２系のデイジツト線に接続さ
れたMOSTを各列（デイジツト線）毎に設け、
ゲートに前記第１系と前記第２系の活性期間が重
なり、行（ワード線）選択アドレス指定が一致し
たときだけ活性化されるようにゲートされた前記
第１系の書き込み許容信号と、第１系の各列選択
デコーダ出力との論理積の信号を接続することを
特徴とする回路構成が得られる。本発明の具体的
な回路構成例を第１１図に示す。第１系および第
２系が同じ行アドレス指定で、第１系の書き込み
および第２系の読み出しが活性期間が重なつて行
なわれると、第１系のデータ入力バツフアは、
MOSTQ26を通して第１系データ入出力バネに、
まず書き込みデータを送る。MOSTQ23，Q1，
Q2，Q3およびQ4を通して、第１系デイジツト線
である節点１２、第１系記憶節点１、節点２、第
２系記憶節点３および第２系デイジツト線である
節点１３まで書き込みデータが伝わるが、これで
は充分な論理レベルに達するのに時間がかかり過
ぎるので、第１系データ入出力バスと、第２系デ
イジツト線の間にMOSTQ24が接続してある。そ
のゲートすなわち節点８は、選択された第１系の
列のデコーダについて、WE′を受けMOSTQ18を
通して上昇する。さらにWE′は、第１系の書き込
み許容信号WEを受けるMOSTQ5〜Q10で構成さ
れる論理ゲートの出力である。第１系および第２
系の行アドレスが一致すると、MOSTQ6が導通
し、節点４が低レベルに移行してMOSTQ8およ
びQ10は非導通になりWE′はWEの上昇を受け、
MOSTQ9を通して活性化される。結局MOSTQ1
〜Q4が同時に導通するとき、対応してMOSTQ24
も導通し、MOSTQ23およびQ24の両方を通して
第１系入力バツフアのデータが、第１系デイジツ
ト線および第２系デイジツト線にそれぞれ書き込
まれることになり、従来と変わりない速度性能を
得ることができる。
本発明第２のメモリセル回路を用い、第１系お
よび第２系の周辺回路を本発明第３〜第６の内容
を入れて構成すると、従来のダイナミツクRAM
周辺回路を用い。容易に本発明第１の半導体メモ
リを実現できる。
よび第２系の周辺回路を本発明第３〜第６の内容
を入れて構成すると、従来のダイナミツクRAM
周辺回路を用い。容易に本発明第１の半導体メモ
リを実現できる。
以上述べたように、本発明によると一方はラン
ダムな書き込みおよび読み出し、もう一方は、こ
の書き込みに基づくデータをランダウに読み出す
ことができるという、独立に２系統のデータを扱
えるRAMが得られ、メモリセルも基本的には
1MOSTセルで大容量化が可能であり、２系統そ
れぞれ通常のダイナミツクRAMと同じ速度で完
全非同期動作させることができて、VIDEOシス
テム応用に最適なメモリと言うことができ、シス
テム性能向上に非常に有効である。
ダムな書き込みおよび読み出し、もう一方は、こ
の書き込みに基づくデータをランダウに読み出す
ことができるという、独立に２系統のデータを扱
えるRAMが得られ、メモリセルも基本的には
1MOSTセルで大容量化が可能であり、２系統そ
れぞれ通常のダイナミツクRAMと同じ速度で完
全非同期動作させることができて、VIDEOシス
テム応用に最適なメモリと言うことができ、シス
テム性能向上に非常に有効である。
第１図は、グラフイツク・デイスプレイ・シス
テムの概略ブロツク図を示し、第２図は現状の画
面表示期間、不表示期間に対応するVIDEO
RAMの動作を示し、第３図は本発明による
VIDEO RAMの構成を示し、第４図は画面表示
と本発明によるVIDEO RAMの動作との対応を
示し、第５図は本発明によるVIDEO RAM用メ
モリセル回路を示し、第６図は、本発明による上
記メモリセル回路中の転送書き込み信号発生回路
を示し、第７図は、２系統の活性動作が重なり合
う場合の内部回路動作を説明し、第８図は本発明
による第２系のデイジツト線選択デコーダ出力の
活性化信号発生回路を示し、第９図は本VIDEO
RAMで書き込み誤動作を生じる可能性があるタ
イミング関係を示し、第１０図は本発明によるこ
の誤動作を解消する回路構成を示し、第１１図は
本発明による本VIDEO RAMの書き込み動作の
遅れをなくす回路構成を示す。 Q1〜Q26……MOST。
テムの概略ブロツク図を示し、第２図は現状の画
面表示期間、不表示期間に対応するVIDEO
RAMの動作を示し、第３図は本発明による
VIDEO RAMの構成を示し、第４図は画面表示
と本発明によるVIDEO RAMの動作との対応を
示し、第５図は本発明によるVIDEO RAM用メ
モリセル回路を示し、第６図は、本発明による上
記メモリセル回路中の転送書き込み信号発生回路
を示し、第７図は、２系統の活性動作が重なり合
う場合の内部回路動作を説明し、第８図は本発明
による第２系のデイジツト線選択デコーダ出力の
活性化信号発生回路を示し、第９図は本VIDEO
RAMで書き込み誤動作を生じる可能性があるタ
イミング関係を示し、第１０図は本発明によるこ
の誤動作を解消する回路構成を示し、第１１図は
本発明による本VIDEO RAMの書き込み動作の
遅れをなくす回路構成を示す。 Q1〜Q26……MOST。
Claims (1)
- 【特許請求の範囲】 １ 第１系のメモリ回路と第２系のメモリ回路を
同一チツプ上に有し、前記第１系メモリ回路およ
び前記第２系メモリ回路は互いに非同期に動作で
き、前記第１系メモリ回路はランダムな書き込み
あるいは読み出し動作、前記第２系メモリ回路は
ランダムな読み出し動作だけが可能であることを
特徴とする半導体メモリ。 ２ 前記第１系のメモリ回路のデイジツト線と第
１節点との間に接続されゲートがワード線に接続
された第１のMOSトランジスタ（以後MOSTと
略記）、前記第１節点と第１電源の間に接続され
る第１の付加容量、前記第１節点と第２節点との
間に接続されゲートを前記第１系のメモリ回路の
ワード線に接続された第２のMOST、前記第２
節点と第３節点との間に接続されゲートに前記第
１系のメモリ回路に属する第１の内部発生タイミ
ングクロツクが印加された第３のMOST、前記
第３節点と前記第１電源の間に接続される第２の
付加容量、前記第３節点と前記第２系のメモリ回
路のデイジツト線との間に接続され、ゲートが前
記第２系のメモリ回路のワード線に接続された第
４のMOSTとを有し、前記第１系のメモリ回路
の記憶情報を前記第１節点に記憶し、前記第１系
のメモリ回路の書き込み動作時に、前記第１節点
と同時に、前記第２および第３のMOSTを通し
て、前記第３節点にも同一情報を書き込み、前記
第２系のメモリ回路は、前記第３節点に記憶され
た情報を読み出すだけであるメモリセルを備えた
ことを特徴とする特許請求の範囲第１項記載の半
導体メモリ。 ３ 前記第１の内部発生タイミングクロツクを前
記第１系のデイジツト線毎に個別に備え、前記第
１系のメモリ回路のデイジツト線選択デコーダ出
力と、前記第１系のメモリ回路の内部発生の書き
込み許容信号に同期した第２の内部発生タイミン
グクロツクとの論理積で構成する転送書き込み信
号発生回路を備えたことを特徴とする特許請求の
範囲第２項に記載の半導体メモリ。 ４ 前記第１系のメモリ回路の書き込み動作期間
中に前記第２系のメモリ回路のデイジツト線選択
デコーダ出力の活性化タイミングを前記第１系お
よび前記第２系のメモリ回路のアドレス・インバ
ータ・バツフア出力の指定内容がすべて一致した
ときのみ、非活性のまま保つか、あるいはすでに
活性化されていても非活性に戻す内部タイミング
発生回路を備えていることを特徴とする特許請求
の範囲第２項記載の半導体メモリ。 ５ 前記第１系と前記第２系のメモリ回路の活性
期間が重なり、ワード線選択アドレス指定が一致
し、前記第１系のメモリ回路が書き込み動作を行
なう場合、前記第２系のメモリ回路の内部発生の
ワード線活性化信号の立ち上りから、デイジツト
線上の信号増輻動作終了の時点までの間は、内部
的に第１系のメモリ回路の書き込み動作を非活性
にしない内部タイミング発生回路を備えたことを
特徴とする特許請求の範囲第２項記載の半導体メ
モリ。 ６ 前記第１系のデータ入出力バスと、前記第２
系のメモリ回路のデイジツト線との間接続された
MOSTを各デイジツト線毎に設けゲートに前記
第１系と前記第２系のメモリ回路の活性期間が重
なり、ワード線選択アドレス指定が一致したとき
だけ活性化されるようにゲートされた前記第１系
のメモリ回路の書き込み許容信号と各デイジツト
選択デコーダ出力との論理積の信号を接続する回
路構成を備えたことを特徴とする特許請求の範囲
第２項に記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164475A JPS6055386A (ja) | 1983-09-07 | 1983-09-07 | 半導体メモリ |
| DE8484110680T DE3482148D1 (de) | 1983-09-07 | 1984-09-07 | Halbleiterspeicher mit mehrfachzugriff. |
| EP84110680A EP0137318B1 (en) | 1983-09-07 | 1984-09-07 | A semiconductor memory having multiple access |
| US06/648,225 US4710896A (en) | 1983-09-07 | 1984-09-07 | Semiconductor memory having multiple access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164475A JPS6055386A (ja) | 1983-09-07 | 1983-09-07 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055386A JPS6055386A (ja) | 1985-03-30 |
| JPH0220995B2 true JPH0220995B2 (ja) | 1990-05-11 |
Family
ID=15793879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164475A Granted JPS6055386A (ja) | 1983-09-07 | 1983-09-07 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4710896A (ja) |
| EP (1) | EP0137318B1 (ja) |
| JP (1) | JPS6055386A (ja) |
| DE (1) | DE3482148D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0450195U (ja) * | 1990-08-27 | 1992-04-28 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663138B2 (ja) * | 1988-05-11 | 1997-10-15 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE69423113T2 (de) * | 1993-12-07 | 2000-09-21 | Texas Instruments Inc., Dallas | Verbesserter feldspeicher |
| US5452244A (en) * | 1994-08-10 | 1995-09-19 | Cirrus Logic, Inc. | Electronic memory and methods for making and using the same |
| JPH08212132A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5634179A (en) * | 1979-08-24 | 1981-04-06 | Mitsubishi Electric Corp | Control circuit for memory unit |
| EP0052669B1 (de) * | 1980-11-26 | 1985-03-27 | Ibm Deutschland Gmbh | Mehrfach adressierbarer hochintegrierter Halbleiterspeicher |
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-
1983
- 1983-09-07 JP JP58164475A patent/JPS6055386A/ja active Granted
-
1984
- 1984-09-07 US US06/648,225 patent/US4710896A/en not_active Expired - Lifetime
- 1984-09-07 EP EP84110680A patent/EP0137318B1/en not_active Expired
- 1984-09-07 DE DE8484110680T patent/DE3482148D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0450195U (ja) * | 1990-08-27 | 1992-04-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0137318A2 (en) | 1985-04-17 |
| EP0137318A3 (en) | 1986-11-12 |
| EP0137318B1 (en) | 1990-05-02 |
| DE3482148D1 (de) | 1990-06-07 |
| JPS6055386A (ja) | 1985-03-30 |
| US4710896A (en) | 1987-12-01 |
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