JPH02210817A - Ｉｎｐエピタキシャル成長方法 - Google Patents
Ｉｎｐエピタキシャル成長方法Info
- Publication number
- JPH02210817A JPH02210817A JP2985789A JP2985789A JPH02210817A JP H02210817 A JPH02210817 A JP H02210817A JP 2985789 A JP2985789 A JP 2985789A JP 2985789 A JP2985789 A JP 2985789A JP H02210817 A JPH02210817 A JP H02210817A
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- JP
- Japan
- Prior art keywords
- inp
- substrate
- layer
- epitaxial layer
- temperature
- Prior art date
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- Pending
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｓｉ基板を用いて該Ｓｉ基板上に高品質の
ＩｎＰエピタキシャル層を再現性良く形成するＩｎＰエ
ピタキシャル成長方法に関するものである。
ＩｎＰエピタキシャル層を再現性良く形成するＩｎＰエ
ピタキシャル成長方法に関するものである。
ＩＩＩ −Ｖ族化合物半導体であるＩｎＰは、現在半導
体産業の主流であるＳｔとは異なり、直接１穆であり高
い電子移動度を有するため、同じ＜ ＩＩＩ −Ｖ族化
合物半導体であるＧａＡｓとともに、高速デバイス、光
デバイス等に利用されている。特に前記ＩｎＰは禁制帯
幅が１．２ｅＶと前記ＧａＡｓと比較して狭いため、Ｇ
ａＡｓでは実現不可能な長波長のレーザ材料として期待
されている。
体産業の主流であるＳｔとは異なり、直接１穆であり高
い電子移動度を有するため、同じ＜ ＩＩＩ −Ｖ族化
合物半導体であるＧａＡｓとともに、高速デバイス、光
デバイス等に利用されている。特に前記ＩｎＰは禁制帯
幅が１．２ｅＶと前記ＧａＡｓと比較して狭いため、Ｇ
ａＡｓでは実現不可能な長波長のレーザ材料として期待
されている。
しかしながら、前記ＧａＡｓに代表されるＩＩＩ −Ｖ
族化合物半導体は、Ｓｉに比べて機械的に脆く、大面積
基板が得られないため高価格である等の欠点を有してい
る。そこで、このような問題を解決するため、前記Ｇａ
ＡＳにおいては、安価で機械的、熱的特性に優れている
Ｓｉ基板上に、前記ＧａＡｓをエピタキシャル成長させ
ることにより安価にして大面積のＧａＡｓ基板を生産す
る試みがなされている。すなわち、前記Ｓｉ基板上に成
、長温度３００〜４００℃で数１００人の低温成長層を
形成後、成長温度６００〜８００℃でＧａＡｓ層を形成
する二段階成長法が採用されている、また、さらに上記
方法に加えて熱アニーリング、歪超格子層を加えること
によって、結晶性。
族化合物半導体は、Ｓｉに比べて機械的に脆く、大面積
基板が得られないため高価格である等の欠点を有してい
る。そこで、このような問題を解決するため、前記Ｇａ
ＡＳにおいては、安価で機械的、熱的特性に優れている
Ｓｉ基板上に、前記ＧａＡｓをエピタキシャル成長させ
ることにより安価にして大面積のＧａＡｓ基板を生産す
る試みがなされている。すなわち、前記Ｓｉ基板上に成
、長温度３００〜４００℃で数１００人の低温成長層を
形成後、成長温度６００〜８００℃でＧａＡｓ層を形成
する二段階成長法が採用されている、また、さらに上記
方法に加えて熱アニーリング、歪超格子層を加えること
によって、結晶性。
表面平坦性ともに良好なＧａＡｓエピタキシャル層がＳ
ｉ基板上に形成可能である。
ｉ基板上に形成可能である。
しかし、上記ＩｎＰにおいてはＩｎとＰとの化学的結合
力が弱く、また、前記ＩｎＰを構成するＶ族元素である
Ｐが、前記ＧａＡｓを構成するＶ族元素であるＡｓと比
較して、Ｓｉ基板表面に吸着しにくい等のため、ＧａＡ
ｓにおいて採用されている二段階成長法によって前記Ｓ
ｉ基板上にＩｎＰを結晶性１表面平坦性とも良好な状態
で形成するには困難が生じるという問題があった。この
主要因は、ＩｎＰの低温成長層が再現性良く安定に形成
されにくいことに起因することが発明者の調査によって
判明した。
力が弱く、また、前記ＩｎＰを構成するＶ族元素である
Ｐが、前記ＧａＡｓを構成するＶ族元素であるＡｓと比
較して、Ｓｉ基板表面に吸着しにくい等のため、ＧａＡ
ｓにおいて採用されている二段階成長法によって前記Ｓ
ｉ基板上にＩｎＰを結晶性１表面平坦性とも良好な状態
で形成するには困難が生じるという問題があった。この
主要因は、ＩｎＰの低温成長層が再現性良く安定に形成
されにくいことに起因することが発明者の調査によって
判明した。
この発明の目的は、Ｓｉ基板上にＩｎＰエピタキシャル
層を形成するに当って、上記問題点を解決することによ
り高品質のＩｎＰエピタキシャル層を再現性良く実現可
能とすることにある。
層を形成するに当って、上記問題点を解決することによ
り高品質のＩｎＰエピタキシャル層を再現性良く実現可
能とすることにある。
（課題を解決するための手段〕
この発明にがかるＩｎＰエピタキシャル成長方法は、Ｓ
ｉ基板上にＰを構成材料とし、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体を成長させるバッファ層を形成し
、このバッファ層の上にＩｎＰ低温層を成長させ、次い
で、昇温させた後引き続いてその上にＩｎＰエピタキシ
ャル層を形成するものである。
ｉ基板上にＰを構成材料とし、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体を成長させるバッファ層を形成し
、このバッファ層の上にＩｎＰ低温層を成長させ、次い
で、昇温させた後引き続いてその上にＩｎＰエピタキシ
ャル層を形成するものである。
この発明においては、Ｐを構成材料として、かつＩｎＰ
以外のＩＩＩ −Ｖ族化合物半導体をバッファ層として
、まず最初に上記Ｓｉ基板上に低温成長させた後、引き
続きＩｎＰを通常の二段階成長法によって前記Ｓｉ基板
上にエピタキシャル成長させることによって高品質のＩ
ｎＰエピタキシャル層が得られる。
以外のＩＩＩ −Ｖ族化合物半導体をバッファ層として
、まず最初に上記Ｓｉ基板上に低温成長させた後、引き
続きＩｎＰを通常の二段階成長法によって前記Ｓｉ基板
上にエピタキシャル成長させることによって高品質のＩ
ｎＰエピタキシャル層が得られる。
（実施例〕
以下、有機金属化学気相成長法（以下ＭＯＣＶＤ法）を
用いてＰを構成材料として、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体としてＧａＰを取り上げ、Ｓｉ基板
上にＩｎＰをエピタキシャル成長させる場合を例に、こ
の発明の実施例について第１図、第２図により説明する
。
用いてＰを構成材料として、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体としてＧａＰを取り上げ、Ｓｉ基板
上にＩｎＰをエピタキシャル成長させる場合を例に、こ
の発明の実施例について第１図、第２図により説明する
。
第１図はＩｎＰをＳｉ基板上に形成する工程を示したも
のである。縦軸は成長温度（基板温度）、横軸は時間で
あり、太線はエピタキシャル成長をしていることを示す
、また、第２図に成長後の断面略図を示す。まず、基板
としてＳｉ基板１を用い通常の洗浄法に従い洗浄後、Ｍ
ＯＣＶＤ装置に挿入する。次にＨ２雰囲気中で１０００
℃、１０分の基板加熱を行い、Ｓｉ基板１の表面クリー
ニングを行う。その後、基板温度を５００℃に設定しＰ
を構成材料として、かつＩｎＰ以外のＩＩＩ −Ｖ族化
合物半導体としてＧａＰをＳｉ基板１上に１００〜２０
０人成長させＧａＰ層２を形成させる。そして、引き続
きその上にＩｎＰ低温層３を１００〜２００人形成させ
た後、基板温度を６５０℃に昇温させ、上記１ｎＰ工ピ
タキシヤル層を上記Ｓｉ基板１上に引き続き形成し、目
的とするＩｎＰエピタキシャル層４とする。
のである。縦軸は成長温度（基板温度）、横軸は時間で
あり、太線はエピタキシャル成長をしていることを示す
、また、第２図に成長後の断面略図を示す。まず、基板
としてＳｉ基板１を用い通常の洗浄法に従い洗浄後、Ｍ
ＯＣＶＤ装置に挿入する。次にＨ２雰囲気中で１０００
℃、１０分の基板加熱を行い、Ｓｉ基板１の表面クリー
ニングを行う。その後、基板温度を５００℃に設定しＰ
を構成材料として、かつＩｎＰ以外のＩＩＩ −Ｖ族化
合物半導体としてＧａＰをＳｉ基板１上に１００〜２０
０人成長させＧａＰ層２を形成させる。そして、引き続
きその上にＩｎＰ低温層３を１００〜２００人形成させ
た後、基板温度を６５０℃に昇温させ、上記１ｎＰ工ピ
タキシヤル層を上記Ｓｉ基板１上に引き続き形成し、目
的とするＩｎＰエピタキシャル層４とする。
また、比較のため第３図に示すように、前記Ｓｆ基板１
の表面クリーニングを行い、基板温度を５００℃に設定
した後、上記ＧａＰをＩｎＰとＳｉとの間に導入する工
程なしにＩｎＰ低温層３を上記Ｓｉ基板１上に形成し基
板温度を６５０℃に昇温し、ＩｎＰエピタキシャル層４
を形成して比較試料とした。
の表面クリーニングを行い、基板温度を５００℃に設定
した後、上記ＧａＰをＩｎＰとＳｉとの間に導入する工
程なしにＩｎＰ低温層３を上記Ｓｉ基板１上に形成し基
板温度を６５０℃に昇温し、ＩｎＰエピタキシャル層４
を形成して比較試料とした。
第４図（ａ）、（ｂ）に両者の方法で得られたＩｎＰエ
ピタキシャル層４のノマルスキー顕微鏡による表面写真
の模写図を示す、第４図（ａ）に示すのはＧａＰをＩｎ
ＰとＳｔとの間に導入するこの発明の結果であり、Ｉｎ
Ｐエピタキシャル層４の表面平坦性は第４図（ｂ）に示
す比較試料と比較して非常に改善されているのが確認さ
れた。
ピタキシャル層４のノマルスキー顕微鏡による表面写真
の模写図を示す、第４図（ａ）に示すのはＧａＰをＩｎ
ＰとＳｔとの間に導入するこの発明の結果であり、Ｉｎ
Ｐエピタキシャル層４の表面平坦性は第４図（ｂ）に示
す比較試料と比較して非常に改善されているのが確認さ
れた。
第１表はＸ線二結晶法による膜厚６μｍのＩｎＰロッキ
ングカーブの半値幅の結果を示す、従来法では５００秒
であるのに対し、この発明では２５０秒となり、結晶性
が大幅に向上しているのが明らかである。このような結
果から、この発明は従来法（比較試料）と比較して表面
平坦性、結晶性ともに大幅な改善が見られた０以上の実
施例ではＰを構成材料として、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体としてＧａＰを例により説明を行
ってきたが、ＧａＰの代わりにＡｕＰ、ＡｎＧａＰ等を
使用しても上記効果を示すことはいうまでもない。
ングカーブの半値幅の結果を示す、従来法では５００秒
であるのに対し、この発明では２５０秒となり、結晶性
が大幅に向上しているのが明らかである。このような結
果から、この発明は従来法（比較試料）と比較して表面
平坦性、結晶性ともに大幅な改善が見られた０以上の実
施例ではＰを構成材料として、かつＩｎＰ以外のＩＩＩ
−Ｖ族化合物半導体としてＧａＰを例により説明を行
ってきたが、ＧａＰの代わりにＡｕＰ、ＡｎＧａＰ等を
使用しても上記効果を示すことはいうまでもない。
第 １ 表
なお、この実施例ではＳｉ基板１上にＩｎＰエピタキシ
ャル層を形成するに際して、ＭＯＣＶＤ法を用いてエピ
タキシャル成長を行フているが、この実施例は１つの例
示であって、この発明の精神を逸脱しない範囲内で他の
結晶成長装置および他のＩＩＩ −Ｖ族化合物半導体材
料に適用できることはいうまでもない。例えば、分子線
エピタキシャル（ＭＢＥ）法でＳｉ基板上にＩｎＰを形
成する場合、上記Ｓｉ基板を超高真空中で加熱し表面を
洗浄化した後、適当な基板温度に設定する。そしてＧａ
ｐ低温層を１００〜２００人成長させる。
ャル層を形成するに際して、ＭＯＣＶＤ法を用いてエピ
タキシャル成長を行フているが、この実施例は１つの例
示であって、この発明の精神を逸脱しない範囲内で他の
結晶成長装置および他のＩＩＩ −Ｖ族化合物半導体材
料に適用できることはいうまでもない。例えば、分子線
エピタキシャル（ＭＢＥ）法でＳｉ基板上にＩｎＰを形
成する場合、上記Ｓｉ基板を超高真空中で加熱し表面を
洗浄化した後、適当な基板温度に設定する。そしてＧａ
ｐ低温層を１００〜２００人成長させる。
そして、引き続きＩｎＰ低温層を１００〜２００人成長
させ基板温度を昇温させた後、ＩｎＰエピタキシャル層
を形成する。
させ基板温度を昇温させた後、ＩｎＰエピタキシャル層
を形成する。
この発明は以上説明したように、Ｓｉ基板上にＰを構成
材料とし、かつＩｎＰ以外の！■−Ｖ族化合物半導体を
成長させるバッファ層を形成し、このバッファ層の上に
ＩｎＰ低温層を成長させ、次いで、昇温させた後引き続
いてその上にＩｎＰエピタキシャル層を形成するように
したので、Ｓｉ基板上に高品質のＩｎＰエピタキシャル
成長が可能になるため、高価、かつ大面積化が困難なＩ
ｎＰ基板を使用することなしに、ＩｎＰを用いたＦＥＴ
等の電子デバイスやレーザ等の光デバイスの作成が可能
となり、その経済効果は大である。
材料とし、かつＩｎＰ以外の！■−Ｖ族化合物半導体を
成長させるバッファ層を形成し、このバッファ層の上に
ＩｎＰ低温層を成長させ、次いで、昇温させた後引き続
いてその上にＩｎＰエピタキシャル層を形成するように
したので、Ｓｉ基板上に高品質のＩｎＰエピタキシャル
成長が可能になるため、高価、かつ大面積化が困難なＩ
ｎＰ基板を使用することなしに、ＩｎＰを用いたＦＥＴ
等の電子デバイスやレーザ等の光デバイスの作成が可能
となり、その経済効果は大である。
第１図はこの発明の一実施例の工程説明図、第２図は、
第１図の実施例により製造された半導体素子の断面図、
第３図は比較試料の半導体素子の断面図、第４図（ａ）
、（ｂ）はこの発明および従来方法によって得られたＩ
ｎＰエピタキシャル層の表面写真の模写図を示す。 図中、１はＳｉ基板、２はＧａＰ層、３はＩｎＰ低温層
、４はＩｎＰエピタキシャル層である。 第２図 第３図
第１図の実施例により製造された半導体素子の断面図、
第３図は比較試料の半導体素子の断面図、第４図（ａ）
、（ｂ）はこの発明および従来方法によって得られたＩ
ｎＰエピタキシャル層の表面写真の模写図を示す。 図中、１はＳｉ基板、２はＧａＰ層、３はＩｎＰ低温層
、４はＩｎＰエピタキシャル層である。 第２図 第３図
Claims (1)
- Ｓｉ基板上にＩｎＰをエピタキシャル成長させるに際し
て、前記Ｓｉ基板上にＰを構成材料とし、かつＩｎＰ以
外のIII−Ｖ族化合物半導体を成長させてバッファ層を
形成し、このバッファ層の上にＩｎＰ低温層を成長させ
、次いで、昇温させた後引き続いてその上にＩｎＰエピ
タキシャル層を形成することを特徴とするＩｎＰエピタ
キシャル成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985789A JPH02210817A (ja) | 1989-02-10 | 1989-02-10 | Ｉｎｐエピタキシャル成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985789A JPH02210817A (ja) | 1989-02-10 | 1989-02-10 | Ｉｎｐエピタキシャル成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210817A true JPH02210817A (ja) | 1990-08-22 |
Family
ID=12287637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2985789A Pending JPH02210817A (ja) | 1989-02-10 | 1989-02-10 | Ｉｎｐエピタキシャル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210817A (ja) |
-
1989
- 1989-02-10 JP JP2985789A patent/JPH02210817A/ja active Pending
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