JPH02210865A - Ｅ／ｄ構成電界効果トランジスタ - Google Patents
Ｅ／ｄ構成電界効果トランジスタInfo
- Publication number
- JPH02210865A JPH02210865A JP1029839A JP2983989A JPH02210865A JP H02210865 A JPH02210865 A JP H02210865A JP 1029839 A JP1029839 A JP 1029839A JP 2983989 A JP2983989 A JP 2983989A JP H02210865 A JPH02210865 A JP H02210865A
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- JP
- Japan
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- lattices
- semiconductor
- gate
- effect transistor
- constitution
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、能動層をエピタキシャル成長で形成する電界
効果トランジスタに関する。
効果トランジスタに関する。
能動層をエピタキシャル成長で形成する電界効果トラン
ジスタ（ＦＥＴ）は、通常１つの能動層からは１つの閾
値電圧をもったものしかできない為、エンハンスメント
形（ＥＦＥＴ）とデプレション形（ＤＦＥＴ）とで構成
するＥ／Ｄ構成をとりにくい、Ｅ／Ｄ構造の従来例とし
ては、特開昭５９−１６８６７７号公報、及び第４９回
応用物理学会学術講演会講演予稿集（１９８８，秋）第
９３８頁において、デプレション形をチャネルとゲート
の間のスペーサ層を厚くすることで実現する方法が論じ
られている。
ジスタ（ＦＥＴ）は、通常１つの能動層からは１つの閾
値電圧をもったものしかできない為、エンハンスメント
形（ＥＦＥＴ）とデプレション形（ＤＦＥＴ）とで構成
するＥ／Ｄ構成をとりにくい、Ｅ／Ｄ構造の従来例とし
ては、特開昭５９−１６８６７７号公報、及び第４９回
応用物理学会学術講演会講演予稿集（１９８８，秋）第
９３８頁において、デプレション形をチャネルとゲート
の間のスペーサ層を厚くすることで実現する方法が論じ
られている。
ゲートとチャネルの間のスペーサ層を厚くしてデプレシ
ョン形電界効果トランジ久夕を実現することでＥ／Ｄ構
成を可能とさせる方法は、スペーサ層をもつＦＥＴ （
ＨＥＭ’ｌ’、ＤＭＴ、ＩＧＦＥ”ｌ’等）だけしか適
用できないという問題がある。
ョン形電界効果トランジ久夕を実現することでＥ／Ｄ構
成を可能とさせる方法は、スペーサ層をもつＦＥＴ （
ＨＥＭ’ｌ’、ＤＭＴ、ＩＧＦＥ”ｌ’等）だけしか適
用できないという問題がある。
例えば、ＭＥＳＦＥＴにおいてアンドープの半導体をゲ
ートと能動層との界面にもってくることでデプレション
形ＭＥＳＮＥＴ （ＤＦＥＴ）を実現しようとすると、
能動層とアンドープ層とを分離する為の特別な工夫が必
要となる問題がある。
ートと能動層との界面にもってくることでデプレション
形ＭＥＳＮＥＴ （ＤＦＥＴ）を実現しようとすると、
能動層とアンドープ層とを分離する為の特別な工夫が必
要となる問題がある。
また、アンドープの半導体層と能動層とをヘテル接合と
すると、アンドープ層に禁制帯幅の小さいものをもって
くると、ショットキー特性が劣化し、禁制帯幅の大きい
ものをもってくるとデプレション形の形成が困難となる
問題がある。
すると、アンドープ層に禁制帯幅の小さいものをもって
くると、ショットキー特性が劣化し、禁制帯幅の大きい
ものをもってくるとデプレション形の形成が困難となる
問題がある。
本発明の目的は、ＭＥＳＦＥＴでも容易に適用可能なＥ
／Ｄｖｔ成の方法な提供することにある。
／Ｄｖｔ成の方法な提供することにある。
エンハンスメント形のＭＥＳＦ）！：’１’ではゲート
と能動層とのショットキー接合で発生する空乏層によっ
てチャネルが閉じているので、ショットキー電極の代わ
りに絶縁体をもってくれば、界面ではピンニングされて
電流は流れない、しかしバルクの方では電流が流れるよ
うになるのでデプレション形を実現することが可能とな
る。ところが、化合物半導体と絶縁体との界面はプロセ
ス的に不安定であるので再現性の良い閾値電圧を得るの
が困難なこと、及びゲート電圧でチャネルを流れる電流
を制御する際に絶縁膜が界面にあれば論理振幅が大きく
なり過ぎて、ＥＦＥ’ｌ’との釣り合いがとれなくなる
問題がある。
と能動層とのショットキー接合で発生する空乏層によっ
てチャネルが閉じているので、ショットキー電極の代わ
りに絶縁体をもってくれば、界面ではピンニングされて
電流は流れない、しかしバルクの方では電流が流れるよ
うになるのでデプレション形を実現することが可能とな
る。ところが、化合物半導体と絶縁体との界面はプロセ
ス的に不安定であるので再現性の良い閾値電圧を得るの
が困難なこと、及びゲート電圧でチャネルを流れる電流
を制御する際に絶縁膜が界面にあれば論理振幅が大きく
なり過ぎて、ＥＦＥ’ｌ’との釣り合いがとれなくなる
問題がある。
そこで１本発明においては絶縁膜で格子を作り、格子の
下のバルク部分のチャネルを、格子のＲｌｆｔｆの金属
−半導体接合で生じる空乏層によって横から開閉させる
こととした。格子の幅を変えることで閾値電圧を調整す
ることも可能である。
下のバルク部分のチャネルを、格子のＲｌｆｔｆの金属
−半導体接合で生じる空乏層によって横から開閉させる
こととした。格子の幅を変えることで閾値電圧を調整す
ることも可能である。
Ｅ／Ｄ楕成構成路では、Ｅ Ｆ Ｅ ”Ｉ’は駆動用に
、ＤＦＥＴは負荷用に用いるので、ＥＦＥＴには高いコ
ンダクタンスが要求されるが、１）ＦＥＴのコンダクタ
ンスを高くする必要はない、そこで、能動層の形成条件
はＥ Ｆ Ｅ ’１’を最適化させるように設定する。
、ＤＦＥＴは負荷用に用いるので、ＥＦＥＴには高いコ
ンダクタンスが要求されるが、１）ＦＥＴのコンダクタ
ンスを高くする必要はない、そこで、能動層の形成条件
はＥ Ｆ Ｅ ’１’を最適化させるように設定する。
ＤＦ’ＥＴを実現する為には、上記能動層とゲート金属
の間に絶縁体、もしくは禁制帯幅の大きいｎ型の半導体
に格子を形成する。格子の下にはゲートバイアスがＯｖ
でも電流の流れるチャネルができているので、格子の隙
間（ゲートと能動層とが接している界面）から伸びる空
乏層が。
の間に絶縁体、もしくは禁制帯幅の大きいｎ型の半導体
に格子を形成する。格子の下にはゲートバイアスがＯｖ
でも電流の流れるチャネルができているので、格子の隙
間（ゲートと能動層とが接している界面）から伸びる空
乏層が。
このチャネルを閉じる為にはゲートバイアスを負方向に
かけなくてはならなくなる。
かけなくてはならなくなる。
Ｄ Ｆ ＥＴの閾値電圧は格子の大きさによって調整す
ることが可能となる。
ることが可能となる。
第１図、第２図に、本発明の一実施例として能動層をエ
ピタキシャル成長で形成した、ＧａＡｇＭＥＳＦＥＴ（
メタルセミコンダクタ フィールドエフェクト トラン
ジスタ：Ｍａｔａｌ ＳａｍｉｃｏｎｄｕｃｔｏｒＦｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の素子
部断面図を示す。
ピタキシャル成長で形成した、ＧａＡｇＭＥＳＦＥＴ（
メタルセミコンダクタ フィールドエフェクト トラン
ジスタ：Ｍａｔａｌ ＳａｍｉｃｏｎｄｕｃｔｏｒＦｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の素子
部断面図を示す。
両図において（ａ）が正面からの断面図、（ｂ）が側面
からの断面図である０本実施例以外に他の化合物半導体
を用いることは可能であるし、ＭＩＳ（メタル インシ
ュレータ セミコンリング：Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔ構
造とすることも可能である。
からの断面図である０本実施例以外に他の化合物半導体
を用いることは可能であるし、ＭＩＳ（メタル インシ
ュレータ セミコンリング：Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔ構
造とすることも可能である。
第１図のエンハンスメント形Ｆ Ｅ ’１”であり、こ
れは通常のＦＥＴである。第２図のデプレッション形Ｆ
ＥＴではゲート金属と能動層との間に幅Ｑ、２ ｐｍ
、高さ０．１ｐｍの５ｉＯｚ３を０．８μｍピッチの縞
状格子を形成する。
れは通常のＦＥＴである。第２図のデプレッション形Ｆ
ＥＴではゲート金属と能動層との間に幅Ｑ、２ ｐｍ
、高さ０．１ｐｍの５ｉＯｚ３を０．８μｍピッチの縞
状格子を形成する。
格子の長さは、リングラフィの精度を考慮してゲート長
に０．３μｍ以上の余裕をとったものとする。
に０．３μｍ以上の余裕をとったものとする。
格子３は、５ｉＯｚ以外にもＣｎＦｚなとの絶縁体や、
ｎ型Ａ Ｑ Ｇ ａ Ａ ｓ等のエネルギー禁制帯幅の
大きい半導体を用いて形成することも可能である。
ｎ型Ａ Ｑ Ｇ ａ Ａ ｓ等のエネルギー禁制帯幅の
大きい半導体を用いて形成することも可能である。
Ｊ１＋ Ｎ４は、エピタキシャル成長で形成した能動層
２上に１選択エピタキシャル成長を行うことで形成して
いるが、イオン打込みによ゛つて形成することも可能で
ある。
２上に１選択エピタキシャル成長を行うことで形成して
いるが、イオン打込みによ゛つて形成することも可能で
ある。
デプレション形ＦＥＴ（ＤＦ’ＥＴ）の閾値電圧は、格
子３の幅が大きい程マイナス側にシフトするので、これ
より閾値電圧の調整が可能となる。
子３の幅が大きい程マイナス側にシフトするので、これ
より閾値電圧の調整が可能となる。
ＭＥＳＦＥＴの空乏層は、ソース側で薄く、ドレイン側
で厚いので、もし、格子の長さがゲート長より短かけれ
ば、格子３とゲート５の電流方向でのマスクの合わせず
れで閾値電圧がばらつくので、格子３の長さはゲート長
よりも大きくすることとした。
で厚いので、もし、格子の長さがゲート長より短かけれ
ば、格子３とゲート５の電流方向でのマスクの合わせず
れで閾値電圧がばらつくので、格子３の長さはゲート長
よりも大きくすることとした。
第３図に、Ｄ ＦＥ ’１’のＩ−Ｖ特性を示す、同図
（ａ）がＩ−ｓ Ｖａｓ特性で１通常のＦ Ｅ Ｔと
同じである。同図（ｂ）がＩ ａｓ −Ｖ ｇｓ特性で
、領域（１）では格子の下のチャネル、格子隙間の下の
チャネル共オン状態である。領域（ＩＩ）では、格子隙
間の下のチャネルはオフ状態で、格子の下のチャネルが
オン状態である。領域（ｎｔ ）では、どちらもオフ状
態である。
（ａ）がＩ−ｓ Ｖａｓ特性で１通常のＦ Ｅ Ｔと
同じである。同図（ｂ）がＩ ａｓ −Ｖ ｇｓ特性で
、領域（１）では格子の下のチャネル、格子隙間の下の
チャネル共オン状態である。領域（ＩＩ）では、格子隙
間の下のチャネルはオフ状態で、格子の下のチャネルが
オン状態である。領域（ｎｔ ）では、どちらもオフ状
態である。
領域（１１）でのコンダクタンスは、格子隙間の小さい
もの程大きくなる。
もの程大きくなる。
第４図、第５図に１本Ｅ／Ｄ構造ＭＥＳＦＥＴのプロセ
ス工程をＥＦＥＴ、Ｄ）’Ｅ’ｒに分けて示す０両図の
（ａ）〜（ｄ）は正面図である。
ス工程をＥＦＥＴ、Ｄ）’Ｅ’ｒに分けて示す０両図の
（ａ）〜（ｄ）は正面図である。
半絶縁性Ｇ ａ Ａ ｓ基板１上に、ＭＢＥ（モレキュ
ラ ビーム エピタキシ： Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍＥｐｉｔａｘｙ）でキャリア密度が約Ｉ Ｘ １０
”ｃｓ−”のｎ−Ｇ ａ Ａ ｓ ２を約４０ｎｍ成
長させる。もし格子３をｎ型ＡｆｌＧａＡｓで形成する
なら、更にＡ ｎ Ｇ ａ Ａ ｓを成長させるが、適
当な選択エツチング液がないので、ここでは使わない。
ラ ビーム エピタキシ： Ｍｏ１ｅｃｕｌａｒ Ｂｅ
ａｍＥｐｉｔａｘｙ）でキャリア密度が約Ｉ Ｘ １０
”ｃｓ−”のｎ−Ｇ ａ Ａ ｓ ２を約４０ｎｍ成
長させる。もし格子３をｎ型ＡｆｌＧａＡｓで形成する
なら、更にＡ ｎ Ｇ ａ Ａ ｓを成長させるが、適
当な選択エツチング液がないので、ここでは使わない。
プラズマＣＶＤ （化学気相成長法）で５ｉｎｓ３を約
８０ｎｍ堆積させる（ａ）。
８０ｎｍ堆積させる（ａ）。
能動層、或いは抵抗層となる領域だけ残して。
他のフッ酸系の溶液を用いたウェット・エツチングによ
って削り取る（ｂ）。
って削り取る（ｂ）。
エンハンスメント形ＦＥＴでは能動層２の上にある５ｉ
０２３ を除去する。デプレション形ＦＥＴでは、長
さがゲート長にリソグラフィ工程の合わせ余裕の０．４
μｍを加え１幅が０．２μｍである縞状格子３を、０．
８μｍ間隔で形成する（Ｃ）。
０２３ を除去する。デプレション形ＦＥＴでは、長
さがゲート長にリソグラフィ工程の合わせ余裕の０．４
μｍを加え１幅が０．２μｍである縞状格子３を、０．
８μｍ間隔で形成する（Ｃ）。
ショットキー・ゲート金属として、ＷＳｉｏ、番を約２
０ｎｍスパッタ蒸着によって堆積した後、ゲートの部分
のみ残して他の部分をドライ・エツチングで除去するこ
とで、グー下５登形成する（ｄ）、この時の断面図が（
ｅ）である。
０ｎｍスパッタ蒸着によって堆積した後、ゲートの部分
のみ残して他の部分をドライ・エツチングで除去するこ
とで、グー下５登形成する（ｄ）、この時の断面図が（
ｅ）である。
ゲートの横に５ｉｆｔで（ｌ！ｌ壁を形成し、この側壁
をマスクとして、有機金属気相成長法（ＭＯＣＶＤ）で
選択成長させてｎ＋ＧａＡｓ４を形成する。オーミック
電極６を形成する為には電極６の領域以外にスペーサ層
として５ｉＯｚを３００ｎｍ堆積させ、オーミック電極
となるＡ ｕ Ｇ ｅ合金（Ｇｅ重斌比８％）を６０ｎ
ｍ真空蒸着し、スペーサ層との接触をよくする為にＷ（
タングステン）、Ｎｉ にッケル）を１０ｎｍずつ堆積
して、その上にＡｕを１２０ｎｍ真空蒸着後、スペーサ
層をリフトオフし、オーミック電極６を残して、水素界
囲気中４００℃、５分でアロイ化熱処理を行う（ｆ）、
ここで、図を簡単にする為、スペーサ層は省いている。
をマスクとして、有機金属気相成長法（ＭＯＣＶＤ）で
選択成長させてｎ＋ＧａＡｓ４を形成する。オーミック
電極６を形成する為には電極６の領域以外にスペーサ層
として５ｉＯｚを３００ｎｍ堆積させ、オーミック電極
となるＡ ｕ Ｇ ｅ合金（Ｇｅ重斌比８％）を６０ｎ
ｍ真空蒸着し、スペーサ層との接触をよくする為にＷ（
タングステン）、Ｎｉ にッケル）を１０ｎｍずつ堆積
して、その上にＡｕを１２０ｎｍ真空蒸着後、スペーサ
層をリフトオフし、オーミック電極６を残して、水素界
囲気中４００℃、５分でアロイ化熱処理を行う（ｆ）、
ここで、図を簡単にする為、スペーサ層は省いている。
この後、配線工程を行なって１本発明のＥ／Ｄ構成の電
界効果トランジスタは完成する。
界効果トランジスタは完成する。
第６図、第７図に、ペテロ接合Ｍ Ｅ Ｓ Ｆ’ Ｅ
’１’の断面図、（ｂ）が側断面図である０本実施例で
は能動層２とゲート７の間にショットキー特性を向上さ
せる為に、アンドープのＡ Ｑ Ｇ ａ Ａ ｓ ７を
約１２ｎｍ挟む。
’１’の断面図、（ｂ）が側断面図である０本実施例で
は能動層２とゲート７の間にショットキー特性を向上さ
せる為に、アンドープのＡ Ｑ Ｇ ａ Ａ ｓ ７を
約１２ｎｍ挟む。
第１．６図はエンハンスメント形であり、通常のへテロ
接合ＭＥＳＦＥＴである。第７図はデプレション形であ
り、格子３にｎ型Ｇ ａ Ａ ｓやＳｉ等を使うことも
可能である。
接合ＭＥＳＦＥＴである。第７図はデプレション形であ
り、格子３にｎ型Ｇ ａ Ａ ｓやＳｉ等を使うことも
可能である。
プロセス工程は、半絶縁性のＧａＡｓ基板、又はバッフ
ァ層上にＭＢＥ成長で、ｎ ＧａＡｓ。
ァ層上にＭＢＥ成長で、ｎ ＧａＡｓ。
アンドープＡｎＧａＡｔｘ、ｎ−ＧａＡｓを順に１５．
１２．３０ｎｍずつ積んだ後、ウェット・エツチングで
能動層の部分のみ残す、能動層のキャリア濃度は３ＸＩ
Ｏ”（！ｌ−６であり、格子のｎ−ＧａＡｓは１０ ”
ｌ〜１０ ”ｃｍ−”の範囲で、回路に必要な閾値を考
慮して決める。高さが３０ｎｍなのでゲートのショット
キー障壁で格子は完全に空乏化しており寄生チャネルを
形成することはない。
１２．３０ｎｍずつ積んだ後、ウェット・エツチングで
能動層の部分のみ残す、能動層のキャリア濃度は３ＸＩ
Ｏ”（！ｌ−６であり、格子のｎ−ＧａＡｓは１０ ”
ｌ〜１０ ”ｃｍ−”の範囲で、回路に必要な閾値を考
慮して決める。高さが３０ｎｍなのでゲートのショット
キー障壁で格子は完全に空乏化しており寄生チャネルを
形成することはない。
アンドープＡｆｉＧａＡｓ７をストッパーにして。
エンハンスメント形では、ｎ−ＧａＡｓ３を完全命に除
去し、デプレション形では、ｎ−ＧａＡｇ３で格子を形
成する。
去し、デプレション形では、ｎ−ＧａＡｇ３で格子を形
成する。
ショットキー・ゲート５を形成し、ソース・ドレイン４
を形成し、オーミック電極６を付けるプロセス工程は前
記実施例の場合と同様であり、配線工程を行なって本実
施例のＥ／Ｄ構造へテロ接合ＦＥＴは完成する。
を形成し、オーミック電極６を付けるプロセス工程は前
記実施例の場合と同様であり、配線工程を行なって本実
施例のＥ／Ｄ構造へテロ接合ＦＥＴは完成する。
能動層をエピタキシャル成長で形成するＦＥ Ｔでは異
なる閾値電圧をもつＦＥＴの作製は困難であるが、本発
明によって容易にＥ／Ｄ構成のＦ ｌ” Ｔが実現でき
る効果がある。
なる閾値電圧をもつＦＥＴの作製は困難であるが、本発
明によって容易にＥ／Ｄ構成のＦ ｌ” Ｔが実現でき
る効果がある。
又、本発明は、ショットキー接合型のト’ Ｅ ’ｒば
かりでなく１反転型（７） Ｆ Ｅ ’ｒ（Ｈｈ’ Ｍ
’１’ 、ＩＧＦＨＴ等）にも適用が可能という効果
がある。
かりでなく１反転型（７） Ｆ Ｅ ’ｒ（Ｈｈ’ Ｍ
’１’ 、ＩＧＦＨＴ等）にも適用が可能という効果
がある。
ＤＦＥＴの閾値電圧は格子の大きさを変えることで調整
できるので、３つ以上の異なる閾値電圧をもつＦＥＴを
同一基板上に形成することも可能となる。
できるので、３つ以上の異なる閾値電圧をもつＦＥＴを
同一基板上に形成することも可能となる。
絶縁膜をゲートと能動層の界面に格子として挟む方法は
、全面で挟む場合に比べて論理振幅が大きくなり過ぎる
ことがない。
、全面で挟む場合に比べて論理振幅が大きくなり過ぎる
ことがない。
第１図、第２図は本発明の一実施例のＥ／Ｄ構成のＧａ
ＡｓＭｒ＜５ＦＥＴの正断面図（ａ）および側断面図（
ｂ）、第３図はＤＦ Ｅ ’ｌ’ （７） Ｉ −Ｖ特
性図、第４図、第５図は本発明の実施例のＧａＡｓＭＨ
３ＦＥＴのプロセス工程を示す側断面図（ａ ” ｄ
）および正断面図（ｅ”ｆ）、第６図および第７図は本
発明の他の実施例のＥ／Ｄ構成のＯａ Ａ ｓヘテロ接
合ＭＥＳＦＥＴの正断面図（ａ）および側断面図（ｂ）
である。 １・・・半導体基板又は、バッファ層、２・・・ｎ −
Ｑ ａ Ａ ｓ （能動層）、３・・・格子状の絶縁体
又は、半導体、４・・・ｆｉｇ−ＧａＡｓ（リース・ド
レイン）、５・・・ショットキー・ゲート、６・・・Ａ
ｕ−Ｇｅ（ソース・ドレイン金属）、７・・・アンドー
プＡｊＧａＡｓ。 ８・・・空乏層。 １Ｐ−４萄 第 ５ 口 第 ３ 日 （（Ｚ） （い
ＡｓＭｒ＜５ＦＥＴの正断面図（ａ）および側断面図（
ｂ）、第３図はＤＦ Ｅ ’ｌ’ （７） Ｉ −Ｖ特
性図、第４図、第５図は本発明の実施例のＧａＡｓＭＨ
３ＦＥＴのプロセス工程を示す側断面図（ａ ” ｄ
）および正断面図（ｅ”ｆ）、第６図および第７図は本
発明の他の実施例のＥ／Ｄ構成のＯａ Ａ ｓヘテロ接
合ＭＥＳＦＥＴの正断面図（ａ）および側断面図（ｂ）
である。 １・・・半導体基板又は、バッファ層、２・・・ｎ −
Ｑ ａ Ａ ｓ （能動層）、３・・・格子状の絶縁体
又は、半導体、４・・・ｆｉｇ−ＧａＡｓ（リース・ド
レイン）、５・・・ショットキー・ゲート、６・・・Ａ
ｕ−Ｇｅ（ソース・ドレイン金属）、７・・・アンドー
プＡｊＧａＡｓ。 ８・・・空乏層。 １Ｐ−４萄 第 ５ 口 第 ３ 日 （（Ｚ） （い
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成する第１の半導体層上にショッ
トキー電極を有するエンハンスメント形の電界効果トラ
ンジスタと、同一半導体基板上に該第１の半導体層と該
ショットキー電極との間に絶縁体、或いはエネルギー禁
制帯幅の大きい半導体を格子状に配置することで形成す
るデプレション形の電界効果トランジスタとで構成する
ことを特徴とするＥ／Ｄ構成電界効果トランジスタ。 ２、半導体基板上に形成する第１の半導体上に該第１の
半導体よりも禁制帯幅の大きい第２の半導体を有し、そ
の上にショットキー電極を有するエンハンスメント形の
電界効果トランジスタと、該第２の半導体層上に絶縁体
、或いは半導体を縞状に配置して作ったデプレション形
の、電界効果トランジスタとで構成することを特徴とし
たＥ／Ｄ構成の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029839A JPH02210865A (ja) | 1989-02-10 | 1989-02-10 | Ｅ／ｄ構成電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029839A JPH02210865A (ja) | 1989-02-10 | 1989-02-10 | Ｅ／ｄ構成電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210865A true JPH02210865A (ja) | 1990-08-22 |
Family
ID=12287182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029839A Pending JPH02210865A (ja) | 1989-02-10 | 1989-02-10 | Ｅ／ｄ構成電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210865A (ja) |
-
1989
- 1989-02-10 JP JP1029839A patent/JPH02210865A/ja active Pending
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