JPH0485957A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 化合物半導体を材料とする半導体装置及びその製造方法
に関し、 室温であると低温であるとを問わずサイド・ゲート効果
の発生を抑制できる構成が得られるようにすることを目
的とし、 半絶縁性化合物半導体基板上に積層して設けられ且つ多
数の欠陥を含んで高絶縁性化された化合物半導体バッフ
ァ層と、該高絶縁性化合物半導体バッファ層を上下から
挟み且つ該高絶縁性化合物半導体バッファ層に比較して
ワイド・エネルギ・バンド・ギャップの材料で構成され
た化合物半導体バッファ層と、チャネルが生成されるべ
き化合物半導体能動層を含み且つ表面側に在る前記ワイ
ド・エネルギ・バンド・ギャップ化合物半導体バッファ
層上に積層して形成された所要化合物半導体層と、該化
合物半導体層の表面から前記高絶縁性化合物半導体バッ
ファ層或いはその近傍に達する素子間分離領域と、該素
子間分離領域で画定された領域に作り込まれた化合物半
導体素子とを備えてなるよう構成する。

〔産業上の利用分野］ 本発明は、化合物半導体を材料とする半導体装置及びそ
の製造方法に関する。

現在、化合物半導体装置として、例えば、ＭＥＳＦＥＴ
（ｍｅｔａｌ　　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　ｆｉ
ｅｌｄ　　ｅｆｆｅｃｔ　　ｔｒａｎｓｉｓｔｏｒ）、
高電子移動度トランジスタ（ｈｉｇｈ　　ｅｌｅｃｔｒ
ｏｎ　　ｍｏｂｉｌｉｔｙ　　ｔｒａｎｓｔｓｔｏｒ：
ＨＥＭＴ）、ヘテロ接合ハイポーラ・トランジスタ（ｈ
ｅｔｅｒｏｊｕｎｃｔｉｏｎ　　ｂｉｐｏｌａｒ　　ｔ
ｒａｎｓｉｓｔｏｒ：ＨＢＴ）などが作られ、低雑音増
幅器や超高速集積回路装置として使用されているが、そ
の高集積化、高性能化、製造する場合に於けるスルー・
プツトの向上などについて更なる改善が希求されている
。

〔従来の技術〕

−ＪＩＲに、前記した半導体装置に於いて、集積度を向
上する為に素子間距離を短縮した場合、サイド・ゲート
効果が発生し易くなることが知られている。

このサイド・ゲート効果とは、対象とするトランジスタ
に隣接しているトランジスタに負の電圧が印加された際
、該対象とするトランジスタに於ける闇値電圧が変化す
るなど、特性が変化する現象を云い、そして、このトラ
ンジスタ間の干渉現象であるサイド・ゲート効果は、ト
ランジスタ間の分離距離が短くなるにつれて強く現れ、
これが高集積化を妨げる要因の一つになっている。

そこで、前記したようなサイド・ゲート効果の軽減を狙
った半導体装置が開発されている。

第７図はサイド・ゲート効果を軽減したとされているＨ
ＥＭＴの要部切断側面図を表し、次に、この図を参照し
ながら該ＨＥＭＴを製造する場合について説明する。

（ａ）　　半絶縁性ＧａＡｓ基板１に成長温度を２００
〔°Ｃ〕としてｉ型ＧａＡｓ高絶縁性バッファ層２を積
層・形成する。

（ｂ）　　ｉ型ＧａＡｓ高絶縁性バッファ層２上に成長
温度を６８０じＣ〕としてｉ型ＣｒａＡｓバッファ層３
を積層・形成する。

（Ｃｌ　　ｉ型ＧａＡｓバッファＮ３上に、前記ら）と
同じ条件で、 ｉ型ＧａＡｓ能動Ｊ！４、 ｎ型Ａ１．６．ｘ　Ｇａｏ、、Ａｓ電子供給層５、ｎ型
ＧａＡｓキャップ層６ を積層・形成する。尚、能動層４、電子供給層５、キャ
ップＮ６を纏めて活性層１ｏとする。

（ｄ）　　酸素イオンの注入を行って、表面がらバッフ
ァ層３に達する素子間分離領域１１を形成し、活性層１
０の分離を行う。

（ｅ）　　分離された活性層１０の各表面にソース電極
１２Ａ、１２Ｂ・・・・、ドレイン電極１３Ａ。

１３Ｂ・・・・などを形成する。

げ）ゲート電極形成予定部分に於けるキャップ層６をリ
セスして下地の電子供給層５の表面一部を露出させ、そ
こにゲート電極１４Ａ、１４Ｂ・・・・などを形成する
。

このようにすることで、ＨＥＭＴ２ＯＡ、２０Ｂ・・・
・が形成される。

第８図（Ａ）、（Ｂ）、（Ｃ）は、前記工程に於ける諸
データを例示するものであり、（Ａ）は成長温度、（Ｂ
）はＡｓとＧａとの組成比の差、（Ｃ）は欠陥の量をそ
れぞれ表している。

第８図（Ａ）に見られるように、高ｗＡ縁性バッファ層
２は温度２００（”Ｃ）の低温で成長させであることか
ら、温度６８０［’Ｃ）の高温で成長させたバッファ層
３に比較すると、第８図（Ｂ）に見られるように、Ａｓ
の組成比がＧａの組成比よりも約１〔％〕も多い。この
為、高絶縁性バッファ層２中には、第８図（Ｃ）に見ら
れるように、多くの欠陥が導入され、従って、高電界に
強く、且つ、高抵抗特性を示すものとなっている。

図示の半導体装置に於けるｉ型ＧａＡｓ高絶縁性バッフ
ァ層２がない場合には、サイド・ゲート効果の原因とし
て、半絶縁性ＧａＡｓ基板ｌ、或いは、半絶縁性ＧａＡ
ｓ基板１とｉ型ＧａＡｓバッファＮ３との界面にリーク
電流パスが生成されるものと考えられる為、半絶縁性Ｃ
ｚａＡｓ基板１とｉ型ＧａＡｓバッファ層３との間に高
電界に強く、且つ、高抵抗特性を示すｉ型ＧａＡｓ高絶
縁性バッファＪｉ２を介挿してサイド・ゲート効果を抑
制することができるとしている。

ここで、第７図に見られるＨＥＭＴ２ＯＡ及び２０Ｂに
於いて、 高絶縁性バンファ２の厚さ：約５００Ｃ人］、バッファ
層３の厚さ：約５０００　Ｃ人〕、素子間分離領域１１
の輻：２〔μｍ〕 である場合、ＨＥＭＴ２ＯＢに於けるソース電極１２Ｂ
とドレイン電極１３Ｂとの間にサイド・ゲート電圧ＶＳ
Ｇ＝　　ｓ　　（ｖ）を印加し、ドレイン電圧■。＝１
　（Ｖ）としたときのドレイン電流■。

に関する経時変化を調べると第９図に見られるデータが
得られる。

第９図はドレイン電流ＩＤの経時変化を説明する為の線
図を表し、縦軸にはドレイン電流Ｉ、を、そして、横軸
には時間をそれぞれ採っである。

このデータは、温度を３００［Ｋ）として得られたもの
であり、ドレイン電流■。はサイド・ゲート電圧ｖｓＧ
の印加に依っては変動せず、矢印で指示しであるサイド
・ゲート電圧印加前のドレイン電流値を維持している。

即ち、室温に於いて、サイド・ゲート効果の発生は防止
されていることが看取できる。

〔発明が解決しようとする課題］ 前記説明したように、第７図に見られるＨＥＭＴ、即ち
、半絶縁性ＧａＡｓ基板１及びｉ型ＧａＡｓバ・ンファ
層３の間にｉ型ＧａＡｓ高絶縁性バッファＮ２を介在さ
せてなるＨＥＭＴは、室温に於いて、サイド・ゲート効
果の発生を有効に抑制することができるのであるが、こ
のＨＥＭＴをＯ〔°Ｃ〕以下の低温で動作させた場合に
は、大きなサイド・ゲート効果が現れることを確認した
。

即ち、温度を８５（Ｋ：］とした他は第９図に見られる
データを得た条件と同じ条件とし、サイド・ゲート電圧
ＶＳＧを印加してドレイン電流Ｉ、の経時変化を観測す
ると第１０図に見られるデータが得られた。

第１０図は、第９図と同様、ドレイン電流Ｉ。

の経時変化を説明する為の線図を表し、縦軸にはドレイ
ン電流Ｉｎを、そして、横軸には時間をそれぞれ採っで
ある。

図から明らかなように、ドレイン電流Ｉｎはサイド・ゲ
ート電圧Ｖ３Ｇの印加に依って変動し、矢印で指示した
サイド・ゲート電圧■、Ｇ印加前のドレイン電流値は時
間の経過と共に大きく減少している。

このように、０［’Ｃ）以下の低温に於いてサイド・ゲ
ート効果が発生する原因としては、サイド・ゲート効果
の発生を抑制する為に介在させたｉ型ＧａＡｓ高１！［
：性バッファ層２中に存在する欠陥が影響していること
が判っている。例えば、高電界に依ってｉ型ＧａＡｓ高
絶縁性バッファ層２中に注入されたキャリヤが欠陥に捕
獲され、そして、その捕獲されたキャリヤは低温である
が故に放出されず、ＨＥＭＴの直下に存在するｉ型Ｇａ
Ａｓ高絶縁性バッファ層２の部分に於ける電位が変化す
る為であろうと考えられる。

何れにせよ、ＨＥＭＴは低温に於いて動作させることで
性能を著しく向上させることができるから、前記したよ
うな低温に於けるサイド・ゲート効果の発生はＨＥＭＴ
集積回路を高集積化する場合に大きな障害となっている
。

本発明は、室温であると低温であるとを問わずサイド・
ゲート効果の発生を抑制できる構成を得ようとする。

〔課題を解決するための手段〕

第１１図並びに第１２図は本発明に至る研究過程を説明
する為に必要な従来のＩ（ＥＭＴの要部切断側面図を表
し、第７図に於いて用いた記号と同記号は同部分を表す
か或いは同し意味を持つものとする。

第１１図に見られるように、この従来のＨＥＭＴでは、
ｉ型ＧａＡｓ高絶縁性バッファ層２が半絶縁性ＧａＡｓ
１５板１上に直接形成されている為、酸素イオン注入等
で形成した素子量分ＭｊＮ域１１はｉ型ＧａＡｓ高絶縁
性ハンファ層２までは到達していない。即ち、素子間分
離領域１１の底とｉ型ＧａＡｓ高絶縁性バンファ層２の
表面との間には、ｉ型ＧａＡｓハンファＮ３の一部が存
在している。前記したところから明らかなように、１型
ＧａＡｓハソファ層３は通常の温度で形成されたもので
あり、ｌ型ＧａＡｓ高絶縁性バンファ層２のように低温
で成長させて多量の欠陥を導入し高絶縁性にしたもので
はないから、隣接トランジスタ間でリーク電流バスが生
成されてしまい、これを介してホット・キャリヤの注入
が発生するものである。このようにして注入されたキャ
リヤはｉ型ＧａＡｓ高絶縁性バッファ層２中の欠陥に捕
獲され、しかも、低温では放出されず、その為、第１０
図に見られるようなサイド・ゲート効果が発生すること
になる。

本発明者らは、このような問題を解消する為、ｉ型Ｇａ
Ａｓ高絶縁性バッファＮ２を活性層１０に近付け、素子
間分離領域１１がｉ型Ｇ　ａ　Ａ　ｓ高絶縁性バフフッ
層２に容易に到達できる構成にして、低温に於けるサイ
ド・ゲート効果の低減に大きく貢献した（要すれば、特
願平１−３０２６６７号を参照）。

第１２図は前記改良されたＨＥＭＴの要部切断側面図を
表し、第７図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。

図示の構成に於いては、より抵抗が高い高絶縁性バッフ
ァ層２に電界が集中する為、隣接トランジスタ間でリー
ク電流を流す導電チャネルは殆ど生成されず、ホット・
キャリヤの注入が抑えられるものである。

然しなから、この改善された半導体装置に於いても、低
温に於けるサイド・ゲート効果が僅かに残り、ホント・
キャリヤの注入抑止は完全とはいい難い。

そこで、本発明に依る半導体装置及びその製造方法に於
いては、 （１）半絶縁性化合物半導体基板（例えば半絶縁性Ｇａ
Ａｓ基板１）上に積層して設けられ且つ多数の欠陥を含
んで高絶縁性化された化合物半導体バッファ層（例えば
ｉ型ＧａＡｓ高絶縁性バッファ層２）と、該高絶縁性化
合物半導体バッファ層を上下から挟み且つ該高絶縁性化
合物半導体バッファ層に比較しワイド・エネルギ・バン
ド・ギャップの材料で構成された化合物半導体バッファ
層（例えばｉ型ＡｌＸＧａ＋−ｘ　Ａｓハソファ層２２
並びに２３）と、チャネルが生成されるべき化合物半導
体能動層を含み且つ表面側に在る前記ワイド・エネルギ
・バンド・ギャップ化合物半導体バッファ層上に積層し
て形成された所要化合物半導体層（例えばｉ型ＧａＡｓ
能動層４、ｎ型Ａ１ｏ、３Ｇａｏ、７Ａｓ電子供給層５
、ｎ型ＧａＡｓキャップ層６など）と、該化合物半導体
層の表面から前記高絶縁性化合物半導体バッファ層或い
はその近傍に達する素子間分離領域（例えば素子間分離
領域１１）と、該素子量分ＭＳ、Ｗ域で画定された領域
に作り込まれた化合物半導体素子と を備えてなるか、或いは、 （２）前記（１）に於いて、高絶縁性化合物半導体バッ
ファ層の表面側にのみワイド・エネルギ・バンド・ギャ
ップ化合物半導体バッファ層が形成されてなること を特徴とするか、或いは、 （３）前記（１）に於いて、高絶縁性化合物半導体バッ
ファ層の半絶縁性化合物半導体基板側にのみワイド・エ
ネルギ・バンド・ギャップ化合物半導体バッファ層が形
成され、且つ、チャネルが生成されるべき化合物半導体
能動層を含む所要化合物半導体層は高絶縁性化合物半導
体バッファ層に積層して形成されてなること を特徴とするか、或いは、 （４）半絶縁性化合物半導体基板上に欠陥が少なく良質
な半導体層が成長できる高温を適用しホット・キャリヤ
の注入を抑止するエネルギ・バリヤを現出させる為のワ
イド・エネルギ・バンド・ギャップ化合物半導体層を形
成し、次いで、該ワイド・エネルギ・バンド・ギヤノブ
化合物半導体層上に多くの欠陥を含み高電界に耐え且つ
高抵抗特性を示す半導体層が成長される低温（例えば２
００（”Ｃ））を適用して高絶縁性化合物半導体バッフ
ァ層を形成し、次いで、該高絶縁性化合物半導体バッフ
ァ層上に前記と同様に欠陥が少な（良質な半導体層が成
長できる高温（例えば６５０（”Ｃ））を適用しホット
・キャリヤの注入を抑止するエネルギ・バリヤを現出さ
せる為のワイド・エネルギ・バンド・ギャップ化合物半
導体層を形成し、次いで、同じく高温を適用しチャネル
が生成されるべき化合物半導体能動層を含む所要の化合
物半導体層を形成し、次いで、該化合物半導体層の表面
から前記高絶縁性化合物半導体バッファ層に達する素子
間分離領域を形成し、次いで、該素子間分離領域で画定
された領域に化合物半導体素子を作り込む工程 が含まれてなるか、或いは、 （５）前記（４）に於いて、ホット・キャリヤの注入を
抑止するエネルギ・バリヤを現出させる為のワイド・エ
ネルギ・バンド・ギャップ化合物半導体層を高絶縁性化
合物半導体バ・ソファ層の表面側にのみ形成する工程 が含まれてなるか、或いは、 （６）半絶縁性化合物半導体基板上に欠陥が少なく良質
な半導体層が成長できる高温を適用しホット・キャリヤ
の注入を抑止するエネルギ・バリヤを現出させる為のワ
イド・エネルギ・バンド・ギャップ化合物半導体層を形
成し、次いで、該ワイド・エネルギ・バンド・ギヤ・ン
プ化合物半導体層上に多くの欠陥を含み高電界に耐え且
つ高抵抗特性を示す半導体層が成長される低温を適用し
て高絶縁性化合物半導体７１７７１層を形成し、次いで
、該高絶縁性化合物半導体ノ＜ソファ層上に前記と同様
に欠陥が少なく良質な半導体層が成長できる高温を適用
しチャネルが生成されるべき化合物半導体能動層を含む
所要の化合物半導体層を形成し、次いで、該化合物半導
体層の表面から前記高絶縁性化合物半導体バッファ層に
達する素子間分離領域を形成し、次いで、該素子間分離
領域で画定された領域に化合物半導体素子を作り込む工
程 が含まれている。

［作用］ 前記手段を採ることに依り、高絶縁性バッファ層へ注入
されるホット・キャリヤは、該高絶縁性バッファ層に比
較してワイド・エネルギ・バンド・ギャップをもつバッ
ファ層のエネルギ・バリヤで有効に阻止され、隣接する
素子間距離が５〜６［μｍ〕以下に高密度化した集積回
路を低温で動作させた場合にも、サイド・ゲート効果は
殆ど発生しない。従って、低温で動作させると特性が著
しく向上するＨＥＭＴなどに適用すると大変に有効であ
る。

〔実施例〕

第１図は本発明一実施例の要部切断側面図を表し、第７
図、第１１図、第１２図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。

図に於いて、 ２１はｉ型ＧａＡｓバッファ層、 ２２はｉ型Ａｆ！ｘ　Ｇａ、−ｘ　Ａｓバッファ層（ｘ
＝０．２〜０．５） ２３はｉ型Ａ　Ｉ　Ｘ　Ｇ　ａ　１−ＸＡ　Ｓ　ハフフ
ッ層（ｘ＝０．２〜０．５） をそれぞれ示している。尚、バッファ層２２及び２３が
ワイド・エネルギ・バンド・ギャップであることは、そ
の組成から見て当然である。

このように、ワイド・エネルギ・バンド・ギャップのバ
ッファ層２２或いは２３を配置した構成に於いては、そ
のエネルギ・バリヤに依ってホット・キャリヤの注入を
有効に阻止することが可能であるから、高絶縁性バッフ
ァ層２に依るホット・キャリヤの注入抑制効果と相俟っ
て、室温であると低温であるとに拘わらず、完全にリー
ク電流パスを閉鎖することができる。

第１図に見られる実施例を製造する場合について説明す
る。

（１）分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
　　ｂｅａｍ　　ｅｐｉｔａｘｙ＋ＭＢＥ）法を適用す
ることに依り、半絶縁性ＧａＡｓ基板ｌ上にｉ型ＧａＡ
ｓバッファ層２１を成長させる。

この場合、 成長温度：６５０（”Ｃ） 厚さ：４０００［人〕 とした。

（２）ＭＢＥ法を適用することに依り、バッファ層２２
或にＸ値を０．２〜０．５としたｉ型Ａ／２ＸＧａ　＋
−ｘ　Ａ　ｓバフフッ層２２を成長させる。

この場合、 成長温度：６５０（”Ｃ） 厚さ＝５００〔入〕 とした。

（３）ＭＢＥ法を通用することに依り、バッファ層２２
上にｉ型ＧａＡｓ高絶縁性バッファ層２を成長させる。

この場合、 成長温度：２００（’Ｃ） 厚さ：５００　（人］ とした。

（４）ＭＢＥ法を適用することに依り、高絶縁性バッフ
ァ層２上にＸ値を例えば０．２〜０．５としたｉ型Ａｌ
ＸＧａ、−ＸＡｓバフ７７層２３を成長させる。

この場合、 成長温度：６５０（”Ｃ） 厚さ：５００　（人〕 とした。

（５）ＭＢＥ法を通用することに依り、バッファ層２３
上にｉ型ＧａＡｓ能動層４を成長させる。

この場合、 成長温度：６５０（”Ｃ） 厚さ：５００（人〕 とした。

（６）ＭＢＥ法を適用することに依り、能動層４上にχ
値を０．３としたｎ型Ａ　’　ｘ　Ｇ　ａ　ｔ−ｘ　Ａ
　Ｓ電子供給層５及びｎ型ＧａＡｓキャップ層６を成長
させる。

この場合、両層とも、 成長温度：６５０（’Ｃｌ 厚さ：２００Ｃ人〕〜３００〔入〕 不純物濃度：ｌＸ１０”（ｃｍ−’） とした。

（７）　　イオン注入法を適用することに依り、酸素イ
オンの打ち込みを行って、表面から高絶縁性バッファＩ
Ｉ２に達する素子間分離領域１１を形成する。尚、酸素
は半導体結晶中で不活性であることは云うまでもない。

（８）真空蒸着法、フォト・リソグラフィ技術、合金化
法などを適用することに依り、素子間分離領域１１に依
って分離生成された素子領域に於けるキャップ層６上に
Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース電極１２Ａ
、１２Ｂ・・・・及びドレイン電極１３Ａ、１３Ｂ・・
・・を形成する。

（９）フォト・リソグラフィ技術を通用することに依り
、キャップ層６のエツチングを行ってゲート・リセスを
形成して電子供給層６の一部を表出させる。

００）真空蒸着法、フォト・リソグラフィ技術などを適
用することに依り、ゲート・リセス内に表出されている
電子供給層６上にＡｆｆｉからなるゲート電極１４Ａ、
１４Ｂ・・・・を形成する。

第２図乃至第４図は前記工程に於ける諸データを例示す
るものであり、第２図は成長温度、第３図は欠陥の量、
第４図はＡ２とＡｓのモル比をそれぞれ表している。

第２図に見られるように、前記工程で成長させた諸手導
体層のうち、高絶縁性バッファＮ２を成長させた温度が
２００（”Ｃ）になっている他は全て６５０（”Ｃ）で
ある。

第３図に見られるように、高絶縁性バッファ層２は２０
０（”Ｃ）の低温で成長させであることから、多くの欠
陥が導入され、その結果、高電界に強く、且つ、高抵抗
性を示すものとなっている。

第４図に見られるように、ＡｌうＧ　ａ　Ｉ−ｘ　Ａ　
ｓからなるバッファ層２２並びに２３、電子供給層５の
それぞれに於いて、当然のことながら、ＡｌＡｓモル比
は大きくなっている。従って、ワイド・エネルギ・バン
ド・ギャップ化されていることが看取されよう。

第５図は第１図に見られる本発明一実施例に於けるドレ
イン電流■。の経時変化を説明する為の線図を表し、縦
軸にはドレイン電流りを、そして、横軸には時間をそれ
ぞれ採っである。

このデータは、温度を８５（Ｋ）として得られたもので
あり、ドレイン電流Ｉ０はサイド・ゲート電圧ＶＳＣの
印加に依っては変動せず、矢印で指示しであるサイド・
ゲート電圧印加前のドレイン電流値を維持している。即
ち、低温に於いて、サイド・ゲート効果の発生は防止さ
れていることが看取できる。

第５図に見られるデータと従来の技術に依って得られた
同様なデータである第１０図とを比較すれば、低温に於
けるサイド・ゲート効果の抑止について大きな向上が見
られることを理解できよう。

第６図は他の実施例を説明する為の要部切断側面図を表
し、第１図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。

本実施例が第１図に見られる実施例と相違するところは
、第１図に於ける基板１例のバッファ層２２が存在しな
い点である。

即ち、本実施例では、第１２図について説明した半導体
装置と同様、半絶縁性ＧａＡｓ基板１上に直にｉ型窩絶
縁性ＧａＡｓバッファｌｉ２を形成しである。然しなか
ら、その上には、第１図に見られる実施例と同様、ｉ型
Ａ／２つＧａ、−、Ａｓバッファ層２３が設けられてい
る。

このような構成であっても、ホット・キャリヤは、ｉ型
ＡｆＸＧａ、−、Ａｓハ、、ファ層２３のエネＪレギ・
バリヤでかなりフ゛ロンクされるから、第１２図に見ら
れる半導体装置と比較するとサイド・ゲート効果は毛に
発生し難くなる。

〔発明の効果］ 本発明に依る半導体装置及びその製造方法に於いては、
半絶縁性化合物半導体基板上に積層して設けられ且つ多
数の欠陥を含んで高絶縁性化された化合物半導体バッフ
ァ層と、該高絶縁性化合物半導体バソファ層を上下から
挾み且つ該高絶縁性化合物半導体ハソファ層に比較して
ワイド・エネルギ・バンド・ギャップの材料で構成され
た化合物半導体バッファ層と、チャネルが生成されるべ
き化合物半導体能動層を含み且つ表面側に在る前記ワイ
ド・エネルギ・バンド・ギャップ化合物半導体バッファ
層上に積層して形成された所要化合物半導体層と、該化
合物半導体層の表面から前記高絶縁性化合物半導体バッ
ファ層或いはその近傍に達する素子間分離領域と、該素
子間分離領域で画定された領域に作り込まれた化合物半
導体素子とを備えてなるよう構成する。

前記構成を採ることに依り、高絶縁性バッファ層へ注入
されるホット・キャリヤは、該高絶縁性バッファ層に比
較してワイド・エネルギ・バンド・ギャップをもつバッ
ファ層のエネルギ・バリヤで有効に阻止され、隣接する
素子間距離が５〜６〔μｍ〕以下に高密度化した集積回
路を低温で動作させた場合にも、サイド・ゲート効果は
殆ど発生しない。従って、低温で動作させると特性が著
しく向上するＨＥＭＴなどに適用すると大変に有効であ
る。

【図面の簡単な説明】

第１図は本発明一実施例の要部切断側面図、第２図は成
長温度に関するデータを例示する線図、第３図は欠陥の
量に関するデータを例示する線図、第４図は−ＡｆとＡ
ｓのモル比に関するデータを例示する線図、第５図は第
１図に見られる本発明一実施例に於けるドレイン電流Ｉ
。の経時変化を説明する為の線図、第６図は他の実施例
を説明する為の要部切断側面図、第７図はサイド・ゲー
ト効果を軽減したとされているＨＥＭＴの要部切断側面
図、第８図（Ａ）、（Ｂ）、（Ｃ）は前記工程に於ける
成長温度、ＡｓとＧａとの組成比の差、欠陥の量を説明
する為の線図、第９図はドレイン電流Ｉ、の経時変化を
説明する為の線図、第１０図もドレイン電流Ｉ。の経時
変化を説明する為の線図、第１１図並びに第１２図は本
発明に至る研究過程を説明する為に必要な従来のＨＥＭ
Ｔの要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はｉ型Ｇａ
Ａｓ高絶縁性バッファ層、３はｉ型ＧａＡｓバッファ層
、４はｉ型ＧａＡｓ能動層、５はｎ型Ａ　ｌｏ、３　Ｇ
　ａ　Ｏ，７Ａ　Ｓ電子供給層、６はｎ型ＧａＡｓキャ
ップ層、１０は活性層、１１は素子間分離領域、１２Ａ
、１２Ｂ・・・はソース電極、１３Ａ、１３Ｂ・・・は
ドレイン電極、１４Ａ。 １４Ｂ・・・・はゲート電極、２ＯＡ　　２０Ｂ・・・
・はＨＥＭＴ、２１はｉ型ＧａＡｓバッファ層、２２は
ｉ型Ａ／２ＸＧａ、−ＸＡｓバー）ファ層、２３はｉ型
Ａｉ、ＸＧａ、−０Ａ　ｓ　ハフフッ層をそれぞれ示し
ている。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (6)

【特許請求の範囲】
1. （１）半絶縁性化合物半導体基板上に積層して設けられ
   且つ多数の欠陥を含んで高絶縁性化された化合物半導体
   バッファ層と、 該高絶縁性化合物半導体バッファ層を上下から挟み且つ
   該高絶縁性化合物半導体バッファ層に比較してワイド・
   エネルギ・バンド・ギャップの材料で構成された化合物
   半導体バッファ層と、 チャネルが生成されるべき化合物半導体能動層を含み且
   つ表面側に在る前記ワイド・エネルギ・バンド・ギャッ
   プ化合物半導体バッファ層上に積層して形成された所要
   化合物半導体層と、該化合物半導体層の表面から前記高
   絶縁性化合物半導体バッファ層或いはその近傍に達する
   素子間分離領域と、 該素子間分離領域で画定された領域に作り込まれた化合
   物半導体素子と を備えてなることを特徴とする半導体装置。
2. （２）高絶縁性化合物半導体バッファ層の表面側にのみ
   ワイド・エネルギ・バンド・ギャップ化合物半導体バッ
   ファ層が形成されてなること を特徴とする請求項１記載の半導体装置。
3. （３）高絶縁性化合物半導体バッファ層の半絶縁性化合
   物半導体基板側にのみワイド・エネルギ・バンド・ギャ
   ップ化合物半導体バッファ層が形成され、且つ、チャネ
   ルが生成されるべき化合物半導体能動層を含む所要化合
   物半導体層は高絶縁性化合物半導体バッファ層に積層し
   て形成されてなること を特徴とする請求項１記載の半導体装置。
4. （４）半絶縁性化合物半導体基板上に欠陥が少なく良質
   な半導体層が成長できる高温を適用しホット・キャリヤ
   の注入を抑止するエネルギ・バリヤを現出させる為のワ
   イド・エネルギ・バンド・ギャップ化合物半導体層を形
   成し、 次いで、該ワイド・エネルギ・バンド・ギヤップ化合物
   半導体層上に多くの欠陥を含み高電界に耐え且つ高抵抗
   特性を示す半導体層が成長される低温を適用して高絶縁
   性化合物半導体バッファ層を形成し、 次いで、該高絶縁性化合物半導体バッファ層上に前記と
   同様に欠陥が少なく良質な半導体層が成長できる高温を
   適用しホット・キャリヤの注入を抑止するエネルギ・バ
   リヤを現出させる為のワイド・エネルギ・バンド・ギャ
   ップ化合物半導体層を形成し、 次いで、同じく高温を適用しチャネルが生成されるべき
   化合物半導体能動層を含む所要の化合物半導体層を形成
   し、 次いで、該化合物半導体層の表面から前記高絶縁性化合
   物半導体バッファ層に達する素子間分離領域を形成し、 次いで、該素子間分離領域で画定された領域に化合物半
   導体素子を作り込む工程 が含まれてなることを特徴とする半導体装置の製造方法
   。
5. （５）ホット・キャリヤの注入を抑止するエネルギ・バ
   リヤを現出させる為のワイド・エネルギ・バンド・ギャ
   ップ化合物半導体層を高絶縁性化合物半導体バッファ層
   の表面側にのみ形成する工程 が含まれてなることを特徴とする請求項４記載の半導体
   装置の製造方法。
6. （６）半絶縁性化合物半導体基板上に欠陥が少なく良質
   な半導体層が成長できる高温を適用しホット・キャリヤ
   の注入を抑止するエネルギ・バリヤを現出させる為のワ
   イド・エネルギ・バンド・ギャップ化合物半導体層を形
   成し、 次いで、該ワイド・エネルギ・バンド・ギャップ化合物
   半導体層上に多くの欠陥を含み高電界に耐え且つ高抵抗
   特性を示す半導体層が成長される低温を適用して高絶縁
   性化合物半導体バッファ層を形成し、 次いで、該高絶縁性化合物半導体バッファ層上に前記と
   同様に欠陥が少なく良質な半導体層が成長できる高温を
   通用しチャネルが生成されるべき化合物半導体能動層を
   含む所要の化合物半導体層を形成し、 次いで、該化合物半導体層の表面から前記高絶縁性化合
   物半導体バッファ層に達する素子間分離領域を形成し、 次いで、該素子間分離領域で画定された領域に化合物半
   導体素子を作り込む工程 が含まれてなることを特徴とする半導体装置の製造方法
   。