JPH0221142B2 - - Google Patents
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- Publication number
- JPH0221142B2 JPH0221142B2 JP56191115A JP19111581A JPH0221142B2 JP H0221142 B2 JPH0221142 B2 JP H0221142B2 JP 56191115 A JP56191115 A JP 56191115A JP 19111581 A JP19111581 A JP 19111581A JP H0221142 B2 JPH0221142 B2 JP H0221142B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- melting point
- forming
- point metal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は複数の機能素子層を積層した積層型
半導体装置の製造方法に関し、特に該機能素子層
を高融点金属・半導体・高融点金属から構成する
方法の改良に関するものである。
半導体装置の製造方法に関し、特に該機能素子層
を高融点金属・半導体・高融点金属から構成する
方法の改良に関するものである。
従来の半導体装置は、表面より入力を取り、表
面あるいは表面のごく近傍に電流を通し、再び表
面より出力するという、いわゆる横型のデバイス
であつた。
面あるいは表面のごく近傍に電流を通し、再び表
面より出力するという、いわゆる横型のデバイス
であつた。
このような装置では、１つのデバイスを構成す
るためには、大きな面積を必要とし、限られたチ
ツプ面積により多機能、大容量のデバイスを組み
込むことが困難になつてきている。
るためには、大きな面積を必要とし、限られたチ
ツプ面積により多機能、大容量のデバイスを組み
込むことが困難になつてきている。
本発明はこのような従来のデバイスの欠点を除
去するためになされたもので、１つの機能素子層
の形成工程を、支持基板あるいは下側の半導体活
性層上に、電極となる高融点金属層を形成し、そ
の後該高融点金属層に不純物を導入する電極形成
工程と、該層上の素子分離領域に選択的に絶縁層
を形成した後、その素子領域に半導体活性層を形
成する活性層形成工程とから構成し、この機能素
子層形成工程を繰り返して該半導体素子層を積層
するようにすることにより、半導体素子層とその
下側の電極とのオーミツク接触を容易に形成する
ことができ、しかも１つの半導体活性層の表面及
び裏面側に電極が位置するとともに、１つの電極
が上、及び下層の半導体活性層の下、及び上部電
極を兼ねることとなり、基板面積を有効に利用す
ることができる多機能、大容量化の要求を満たす
ことのできる積層型半導体装置の製造方法を提供
することを目的としている。
去するためになされたもので、１つの機能素子層
の形成工程を、支持基板あるいは下側の半導体活
性層上に、電極となる高融点金属層を形成し、そ
の後該高融点金属層に不純物を導入する電極形成
工程と、該層上の素子分離領域に選択的に絶縁層
を形成した後、その素子領域に半導体活性層を形
成する活性層形成工程とから構成し、この機能素
子層形成工程を繰り返して該半導体素子層を積層
するようにすることにより、半導体素子層とその
下側の電極とのオーミツク接触を容易に形成する
ことができ、しかも１つの半導体活性層の表面及
び裏面側に電極が位置するとともに、１つの電極
が上、及び下層の半導体活性層の下、及び上部電
極を兼ねることとなり、基板面積を有効に利用す
ることができる多機能、大容量化の要求を満たす
ことのできる積層型半導体装置の製造方法を提供
することを目的としている。
以下、本発明の一実施例を図について説明す
る。
る。
図面は本発明に係る積層型半導体装置の製造方
法を説明するための図であり、図において、１は
支持基板（図示せず）上に形成され、不純物が導
入された高融点金属層で、下部電極となつてい
る。２は該高融点金属層１上の素子分離領域に選
択的に形成され、絶縁膜（例えばSiO2層）から
なる素子分離層である。また３〜６は上記高融点
金属層２上の素子領域に形成され、それぞれバイ
ポーラトランジスタ素子を構成する半導体活性層
で、活性層３は高濃度ｎ型層（n+層）、活性層４
は低濃度ｎ型層（n-層）、活性層５，６はそれぞ
れｐ型ベース層（ｐ層）、高濃度ｎ型エミツタ層
（n+層）である。８ａ，８ｂは該活性層上面に形
成された上部電極で、それぞれn+型エミツタ層
６、ｐ型ベース層５に接続されたエミツタ電極、
ベース電極であり、またそれぞれ絶縁膜７により
電気的に絶縁されている。
法を説明するための図であり、図において、１は
支持基板（図示せず）上に形成され、不純物が導
入された高融点金属層で、下部電極となつてい
る。２は該高融点金属層１上の素子分離領域に選
択的に形成され、絶縁膜（例えばSiO2層）から
なる素子分離層である。また３〜６は上記高融点
金属層２上の素子領域に形成され、それぞれバイ
ポーラトランジスタ素子を構成する半導体活性層
で、活性層３は高濃度ｎ型層（n+層）、活性層４
は低濃度ｎ型層（n-層）、活性層５，６はそれぞ
れｐ型ベース層（ｐ層）、高濃度ｎ型エミツタ層
（n+層）である。８ａ，８ｂは該活性層上面に形
成された上部電極で、それぞれn+型エミツタ層
６、ｐ型ベース層５に接続されたエミツタ電極、
ベース電極であり、またそれぞれ絶縁膜７により
電気的に絶縁されている。
次に製造方法について説明する。
まず、高融点金属層（下部電極）１を支持基板
（図示せず）上に形成し、該層１に不純物を導入
する。ここで不純物としては、npnトランジスタ
の場合はリンあるいはヒソ、pnpトランジスタの
場合はボロンを用いる（電極形成工程）。
（図示せず）上に形成し、該層１に不純物を導入
する。ここで不純物としては、npnトランジスタ
の場合はリンあるいはヒソ、pnpトランジスタの
場合はボロンを用いる（電極形成工程）。
この上に素子分離層用の絶縁膜２を形成し、上
記高融点金属層１の素子分離領域以外（素子領
域）に相当する部分を選択的に除去し、除去した
部分に活性層４を形成する。このとき、活性層４
の高融点金属層１との接触部分には、該高融点金
属層１から不純物がオートドープするため、薄い
高濃度層３が形成される。そして上記活性層４の
表面に不純物を導入してｐ型ベース層５を形成
し、さらに該ｐ型層５に不純物を導入してn+型
エミツタ層６を形成する（活性層形成工程）。
記高融点金属層１の素子分離領域以外（素子領
域）に相当する部分を選択的に除去し、除去した
部分に活性層４を形成する。このとき、活性層４
の高融点金属層１との接触部分には、該高融点金
属層１から不純物がオートドープするため、薄い
高濃度層３が形成される。そして上記活性層４の
表面に不純物を導入してｐ型ベース層５を形成
し、さらに該ｐ型層５に不純物を導入してn+型
エミツタ層６を形成する（活性層形成工程）。
そして半導体活性層表面に選択的に絶縁膜７を
形成した後、全面に上層電極となる高融点金属層
を形成し、パターンニングしてベース電極８ｂ及
びエミツタ電極８ａとしこれにより１つの機能素
子層の形成を完了する。その後は該高融点金属層
に不純物を導入し、さらに半導体活性層の形成工
程及び電極形成工程を繰り返し行なうことによ
り、機能素子層を所望層数積層して積層型半導体
装置を完成する。
形成した後、全面に上層電極となる高融点金属層
を形成し、パターンニングしてベース電極８ｂ及
びエミツタ電極８ａとしこれにより１つの機能素
子層の形成を完了する。その後は該高融点金属層
に不純物を導入し、さらに半導体活性層の形成工
程及び電極形成工程を繰り返し行なうことによ
り、機能素子層を所望層数積層して積層型半導体
装置を完成する。
このように本実施例では、上記高融点金属層１
に不純物を導入した後、該層１上に活性層４を形
成するようにしたので、該活性層４形成時の熱処
理により高融点金属層中の不純物が該活性層４に
オートドープされて、該高融点金属層上に薄い高
濃度ｎ型活性層３が形成されることとなり、活性
層４と下部電極１との接触を容易にオーミツク接
触とすることができる。
に不純物を導入した後、該層１上に活性層４を形
成するようにしたので、該活性層４形成時の熱処
理により高融点金属層中の不純物が該活性層４に
オートドープされて、該高融点金属層上に薄い高
濃度ｎ型活性層３が形成されることとなり、活性
層４と下部電極１との接触を容易にオーミツク接
触とすることができる。
また上記活性層４の形成の際には、熱処理温
度、あるいは形成法（CVD法あるいはレーザア
ニール法）を変えて、この層４を非晶質層、多結
晶層あるいは単結晶層とすることができ、目的に
応じて自由にその性質を選択することができる。
度、あるいは形成法（CVD法あるいはレーザア
ニール法）を変えて、この層４を非晶質層、多結
晶層あるいは単結晶層とすることができ、目的に
応じて自由にその性質を選択することができる。
またこのような構成のデバイスでは、積層型半
導体装置への入出力を行なう電極を、素子を構成
する活性層の表面側と裏面側とに配設しているの
で、デバイスのデイメンシヨンは活性領域の面積
で決まり、電極の面積がこれに影響することはな
く、従来のように入出力電極を活性領域の片面に
横方向に配設するものと比べチツプ面積を有効に
利用することができ、限られたチツプ面積に従来
方式よりさらに多くの素子を収容することができ
る。
導体装置への入出力を行なう電極を、素子を構成
する活性層の表面側と裏面側とに配設しているの
で、デバイスのデイメンシヨンは活性領域の面積
で決まり、電極の面積がこれに影響することはな
く、従来のように入出力電極を活性領域の片面に
横方向に配設するものと比べチツプ面積を有効に
利用することができ、限られたチツプ面積に従来
方式よりさらに多くの素子を収容することができ
る。
この結果、従来方式と比べて多機能および大容
量の積層型半導体装置を実現することができ、さ
らにこのように多機能化、大容量化された活性領
域を積層することにより一層多機能、および大容
量化が可能となる。
量の積層型半導体装置を実現することができ、さ
らにこのように多機能化、大容量化された活性領
域を積層することにより一層多機能、および大容
量化が可能となる。
なお、上記実施例では、各機能素子層の上部電
極に高融点金属層を用いた場合について説明した
が、これは、その上の層の形成において高温処理
を必要としない場合、あるいは単に表面電極とし
て使用する場合等はアルミニウムなどの低融点金
属でもよい。
極に高融点金属層を用いた場合について説明した
が、これは、その上の層の形成において高温処理
を必要としない場合、あるいは単に表面電極とし
て使用する場合等はアルミニウムなどの低融点金
属でもよい。
また上記実施例では、上部電極層８が入力、下
部電極層１が出力となる場合を示しているが、こ
れは入出力が逆でもよい。
部電極層１が出力となる場合を示しているが、こ
れは入出力が逆でもよい。
以上のように本発明に係る積層型半導体装置の
製造方法によれば、１つの機能素子層の形成工程
を、支持基板あるいは下側の半導体活性層上に、
電極となる高融点金属層を形成し、その後該高融
点金属層に不純物を導入する電型形成工程と、該
層上の素子分離領域に選択的に絶縁層を形成した
後、その素子領域に半導体活性層を形成する活性
層形成工程とから構成し、この機能素子層形成工
程を繰り返して該半導体素子層を積層するように
したので、これにより半導体素子層とその下側の
電極とのオーミツク接触を容易に形成することが
でき、積層型半導体装置の製造工程を簡略化でき
る。
製造方法によれば、１つの機能素子層の形成工程
を、支持基板あるいは下側の半導体活性層上に、
電極となる高融点金属層を形成し、その後該高融
点金属層に不純物を導入する電型形成工程と、該
層上の素子分離領域に選択的に絶縁層を形成した
後、その素子領域に半導体活性層を形成する活性
層形成工程とから構成し、この機能素子層形成工
程を繰り返して該半導体素子層を積層するように
したので、これにより半導体素子層とその下側の
電極とのオーミツク接触を容易に形成することが
でき、積層型半導体装置の製造工程を簡略化でき
る。
またデバイスが立体的に積層され、しかも１つ
の半導体活性層の表面及び裏面側に電極が位置す
るとともに、１つの電極が上、及び下層の半導体
活性層の下、及び上部電極を兼ねることとなり、
基板面積を有効に利用することができ、この結果
多機能、大容量化を図ることができる効果があ
る。
の半導体活性層の表面及び裏面側に電極が位置す
るとともに、１つの電極が上、及び下層の半導体
活性層の下、及び上部電極を兼ねることとなり、
基板面積を有効に利用することができ、この結果
多機能、大容量化を図ることができる効果があ
る。
図は本発明の一実施例による積層型半導体装置
の製造方法を説明するための断面図である。 １……下部電極層、２……素子分離層、３……
高濃度活性層、４……低濃度活性層、５……ｐ型
ベース層、６……高濃度ｎ型エミツタ層、７……
絶縁層、８ａ，８ｂ……上部電極層。
の製造方法を説明するための断面図である。 １……下部電極層、２……素子分離層、３……
高濃度活性層、４……低濃度活性層、５……ｐ型
ベース層、６……高濃度ｎ型エミツタ層、７……
絶縁層、８ａ，８ｂ……上部電極層。
Claims (1)
- 【特許請求の範囲】 １ １つの機能素子層を形成する工程を有し、該
工程を繰り返して該機能素子層を積層し積層型半
導体装置を製造する方法において、 上記機能素子層の形成工程を、 支持基板あるいは下側の半導体活性層上に、電
極となる高融点金属層を形成し、その後該高融点
金属層に不純物を導入する電極形成工程と、 該高融点金属層上の素子分離領域に選択的に絶
縁層を形成した後、その素子領域に半導体活性層
を形成する活性層形成工程とから構成したことを
特徴とする積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191115A JPS5890759A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191115A JPS5890759A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890759A JPS5890759A (ja) | 1983-05-30 |
| JPH0221142B2 true JPH0221142B2 (ja) | 1990-05-11 |
Family
ID=16269108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191115A Granted JPS5890759A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890759A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129554B2 (ja) * | 1972-08-11 | 1976-08-26 | ||
| JPS648468B2 (ja) * | 1974-09-09 | 1989-02-14 | Fujitsu Ltd | |
| JPS5676522A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Formation of semiconductor thin film |
| JPS6043025B2 (ja) * | 1979-12-28 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-11-25 JP JP56191115A patent/JPS5890759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890759A (ja) | 1983-05-30 |
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