JPS63147367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63147367A JPS63147367A JP61293438A JP29343886A JPS63147367A JP S63147367 A JPS63147367 A JP S63147367A JP 61293438 A JP61293438 A JP 61293438A JP 29343886 A JP29343886 A JP 29343886A JP S63147367 A JPS63147367 A JP S63147367A
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- JP
- Japan
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- trench
- layer
- buried
- electrode
- impurity layer
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- Pending
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置に係り、特に基板に埋め込み形成
された不純物層と素子分離に用いているトレンチの内部
に埋め込まれた導電物を接触させて形成し電極としてと
りだすことにより高集積化を可能にしたバイポーラ型の
半導体装置に関する。
された不純物層と素子分離に用いているトレンチの内部
に埋め込まれた導電物を接触させて形成し電極としてと
りだすことにより高集積化を可能にしたバイポーラ型の
半導体装置に関する。
（従来の技術）
バイポーラトランジスタを用いた半導体集積回路におい
て、高集積化、高速化を達成するため、各トランジスタ
間の電気的な分離にトレンチ分離が用いられている。ト
レンチ分離を用いるとトランジスタ間の分離幅が短かく
なり、トランジスタの各電極（エミッタ、ベース、コレ
クタ）間の寄生容量が減少し高速動作を可能にする。
て、高集積化、高速化を達成するため、各トランジスタ
間の電気的な分離にトレンチ分離が用いられている。ト
レンチ分離を用いるとトランジスタ間の分離幅が短かく
なり、トランジスタの各電極（エミッタ、ベース、コレ
クタ）間の寄生容量が減少し高速動作を可能にする。
また、バイポーラトランジスタにおいては、通常、低抵
抗の埋め込み不純物層を用いており、この不純物層と電
気的なコンタクトをとるため深い低抵抗の不純物層の形
成が必要となっている。
抗の埋め込み不純物層を用いており、この不純物層と電
気的なコンタクトをとるため深い低抵抗の不純物層の形
成が必要となっている。
（発明が解決しようとする問題点）
第２図に従来のバイポーラトランジスタの断面図と平面
図を示す。図において、２２が埋込み不純物層、２９が
２２と電気的に接続した深い不純物層である。埋め込み
層の電極（コレクタ電極）を半導体表面に取りだすため
２９の不純物層は深く低抵抗で形成しなければならない
。しかし深い不純物層を形成するためには高温で長時間
の熱拡散工程が必要であり、この熱工程により他の部分
特にエミッタ、ベースの不純物プロファイルをみだすこ
とになり、トランジスタの特性劣化を招いている。
図を示す。図において、２２が埋込み不純物層、２９が
２２と電気的に接続した深い不純物層である。埋め込み
層の電極（コレクタ電極）を半導体表面に取りだすため
２９の不純物層は深く低抵抗で形成しなければならない
。しかし深い不純物層を形成するためには高温で長時間
の熱拡散工程が必要であり、この熱工程により他の部分
特にエミッタ、ベースの不純物プロファイルをみだすこ
とになり、トランジスタの特性劣化を招いている。
また、不純物層２９の形成時に不純物は横方向にも拡が
りベースのｐ型層３０と接触して、コレクターベース間
の耐圧が劣化するという問題があり、コレクターベース
間の距離を十分とる必要があり、高集積化のさまたげと
なっている。
りベースのｐ型層３０と接触して、コレクターベース間
の耐圧が劣化するという問題があり、コレクターベース
間の距離を十分とる必要があり、高集積化のさまたげと
なっている。
本発明では上記した点に鑑みてなされたもので。
トランジスタ特性の劣化をもたらすことなく、埋め込み
不純物層の電極（コレクタ電１４）をとりだし、高集積
化、高速化が可能なバイポーラトランジスタを提供する
ことを目的とする。
不純物層の電極（コレクタ電１４）をとりだし、高集積
化、高速化が可能なバイポーラトランジスタを提供する
ことを目的とする。
〔発明の構成〕
（問題点を解決するための手段）
本発明は埋め込み不純物層と接翔する電極に素子間分離
のトレンチ内部に形成する導電物を用いることで集積化
、高速化を可能にしている。
のトレンチ内部に形成する導電物を用いることで集積化
、高速化を可能にしている。
（作 用）
本発明は、埋め込み不純物層と電気的に接触した電極を
素子分離領域に形成できるため、１つのトランジスタの
占有面積が誠少し高集積化が可能である。また、埋め込
み層のとりだし＠極の低抵抗化が容易なため、トランジ
スタの性能も向上する。
素子分離領域に形成できるため、１つのトランジスタの
占有面積が誠少し高集積化が可能である。また、埋め込
み層のとりだし＠極の低抵抗化が容易なため、トランジ
スタの性能も向上する。
（実施例）
本発明の実施例を第１図に示した工程断面図（ａ）〜（
ａ）及び平面図（ｆ）により説明する。
ａ）及び平面図（ｆ）により説明する。
ｐ型Ｓｔ基板１１に例えば所定の領域にバターニングし
たＳｔＯ，膜をマスクにｓｂを拡散しｎ十層を形成する
。次にマスクの５ｉｏ２１ｆ！ａを除去後、Ｐ型あるい
はＮ型Ｓ１を例えば２〜３１ｍ厚エピタキシャル成長し
、上記ｎ十層を埋めこみｎ中層１２とする。次に、例え
ばＬＯＣＯ５法により素子分離領域を例えば８０００人
程度形成する〔第１図（ａ）〕。
たＳｔＯ，膜をマスクにｓｂを拡散しｎ十層を形成する
。次にマスクの５ｉｏ２１ｆ！ａを除去後、Ｐ型あるい
はＮ型Ｓ１を例えば２〜３１ｍ厚エピタキシャル成長し
、上記ｎ十層を埋めこみｎ中層１２とする。次に、例え
ばＬＯＣＯ５法により素子分離領域を例えば８０００人
程度形成する〔第１図（ａ）〕。
ここで埋め込みｎ＋層は全面に形成してもよい。
次に、トレンチアイソレーション領域のバターニングを
行い、反応性イオンエツチングによりＳＬＯ□膜及びＳ
ｉをエツチングしトレンチ溝１７を形成する。
行い、反応性イオンエツチングによりＳＬＯ□膜及びＳ
ｉをエツチングしトレンチ溝１７を形成する。
次に例えば熱酸化を行ないトレンチ溝の側面及び底面に
絶縁膜の形成１５を行ない、例えば、Ｐ（リン）をドー
プしたポリシリコンを堆積させトレンチを埋める０次に
トレンチ上部をバターニングしトレンチを埋めた上記ポ
リシリコンの少なくとも一部を例えばＲＩＥを用いてエ
ツチングし、さらにトレンチ側壁のＳｉＯ□膜を例えば
ＮＨ４Ｆでエツチング除去する〔第１図（ｂ）〕。
絶縁膜の形成１５を行ない、例えば、Ｐ（リン）をドー
プしたポリシリコンを堆積させトレンチを埋める０次に
トレンチ上部をバターニングしトレンチを埋めた上記ポ
リシリコンの少なくとも一部を例えばＲＩＥを用いてエ
ツチングし、さらにトレンチ側壁のＳｉＯ□膜を例えば
ＮＨ４Ｆでエツチング除去する〔第１図（ｂ）〕。
次に例えば不純物としてリンをドープしたポリシリコン
膜を堆積させ、上記ポリシリコンをエツチング除去した
１〜レンチ部を埋めこみ例えばＮ、雰囲気で１０００℃
、３０分熱処理することにより埋めこみｎ中層１６と電
気的接続する。次に表面にレジストを塗布しエツチング
法により表面のポリシリコンをエツチング除去する。〔
第１図（Ｃ）〕次に例えば、Ｂ（ボロン）を所望の領域
に拡散し、たて型ＮＰＮ トランジスタのベース層１８
を形成し、さらに例えばＡｓを拡散してエミツタ層１９
を形成する。〔第１図（ｄ）〕 次にベース拡散層、エミッタ拡散層からの電極２０１、
２ｏ、及びトレンチ溝上部２０．にも電極を形成する０
通常電極はＡＱ−５ｉを用いるが他の金属を用いてもよ
い、第１図（０）において、たて型ＮＰＮトランジスタ
の２０１はエミッタ電極、２０．はベース電極、２０ａ
はコレクタ電極となる。
膜を堆積させ、上記ポリシリコンをエツチング除去した
１〜レンチ部を埋めこみ例えばＮ、雰囲気で１０００℃
、３０分熱処理することにより埋めこみｎ中層１６と電
気的接続する。次に表面にレジストを塗布しエツチング
法により表面のポリシリコンをエツチング除去する。〔
第１図（Ｃ）〕次に例えば、Ｂ（ボロン）を所望の領域
に拡散し、たて型ＮＰＮ トランジスタのベース層１８
を形成し、さらに例えばＡｓを拡散してエミツタ層１９
を形成する。〔第１図（ｄ）〕 次にベース拡散層、エミッタ拡散層からの電極２０１、
２ｏ、及びトレンチ溝上部２０．にも電極を形成する０
通常電極はＡＱ−５ｉを用いるが他の金属を用いてもよ
い、第１図（０）において、たて型ＮＰＮトランジスタ
の２０１はエミッタ電極、２０．はベース電極、２０ａ
はコレクタ電極となる。
平面図を第１図（ｆ）に示す。斜線部は電極部分である
。第１図（ｆ）に示すようにトレンチ溝部をコレクタ電
極としているため、トランジスタ面積は大幅に縮小でき
る。また、配線幅、配線スペースの縮小も必要なく、バ
イポーラトランジスタが形成できる。
。第１図（ｆ）に示すようにトレンチ溝部をコレクタ電
極としているため、トランジスタ面積は大幅に縮小でき
る。また、配線幅、配線スペースの縮小も必要なく、バ
イポーラトランジスタが形成できる。
また、埋めこみｎ十層に達する深い不純物層を形成する
ことなく、コレクタ抵抗が低減できる。
ことなく、コレクタ抵抗が低減できる。
ここで埋め込み層にはｎ十層にかぎらずｐ中層にも適用
できる。またトレンチ溝を埋めこむ材料はリンドープポ
リシリコンにかぎらず、Ａｓドープポリシリコン、Ｂド
ープポリシリコンあるいはＷ、Ｍｏ。
できる。またトレンチ溝を埋めこむ材料はリンドープポ
リシリコンにかぎらず、Ａｓドープポリシリコン、Ｂド
ープポリシリコンあるいはＷ、Ｍｏ。
Ｔｉ、 ＡＱ等の金属とそのシリサイドも用いることが
できる。
できる。
また、上記実施例では、ＬＯＧＯ５素子分離とトレンチ
素子分離の両方を用いているが、トレンチ（Ｔｒｅｎｃ
ｈ）素子分離のみを用いても形成可能である。
素子分離の両方を用いているが、トレンチ（Ｔｒｅｎｃ
ｈ）素子分離のみを用いても形成可能である。
本発明によれば、１つのバイポーラトランジスタ当りの
占有面積が従来例に較べ大幅に減少し。
占有面積が従来例に較べ大幅に減少し。
高集積化可能となる。また、埋め込み層に達する深い不
純物拡散層を形成する必要がなく、コレクタ抵抗が低減
できる。さらに占有面積が減少するに伴い各電極間の寄
生容猷も低減し、高速動作できる。
純物拡散層を形成する必要がなく、コレクタ抵抗が低減
できる。さらに占有面積が減少するに伴い各電極間の寄
生容猷も低減し、高速動作できる。
第１図は本発明の実施例を示す工程図、第２図は従来例
を示す構造説明図である。 １１．２１・・・Ｐ型シリコン １２．２２・・・ｎ＋埋め込み層 １３・・・・・・Ｐ型エピタキシャル層１４ 、２５・
・・ＬＯＣＯ３酸化膜 １５．２３・・・トレンチ側壁酸化膜 １６ ・・・ｎ＋理め込み層とトレンチの接触部１７
．２４・・・リンドープポリシリコン１８．３０・・・
Ｐ十不純物層 １９ ・・・ｎ十不純物層 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第 １ 図
を示す構造説明図である。 １１．２１・・・Ｐ型シリコン １２．２２・・・ｎ＋埋め込み層 １３・・・・・・Ｐ型エピタキシャル層１４ 、２５・
・・ＬＯＣＯ３酸化膜 １５．２３・・・トレンチ側壁酸化膜 １６ ・・・ｎ＋理め込み層とトレンチの接触部１７
．２４・・・リンドープポリシリコン１８．３０・・・
Ｐ十不純物層 １９ ・・・ｎ十不純物層 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第 １ 図
Claims (1)
- 複数の半導体素子を基板に集積し、かつ、前記半導体素
子の各間を電気的に分離するトレンチアイソレーション
を有してなるものにおいて、前記半導体素子間を分離し
ているトレンチの底部もしくは側壁部の一部で前記トレ
ンチを埋め込んでいる導電物と、前記基板にこの基板と
逆の導電物を埋め込んだ不純物層と、この不純物層とコ
ンタクトをとり前記基板の表面でかつ前記トレンチの上
部に設けた電極とを具備してなることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293438A JPS63147367A (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293438A JPS63147367A (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147367A true JPS63147367A (ja) | 1988-06-20 |
Family
ID=17794763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293438A Pending JPS63147367A (ja) | 1986-12-11 | 1986-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147367A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415974A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
| JPH0341748A (ja) * | 1989-07-10 | 1991-02-22 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2010045335A (ja) * | 2008-06-30 | 2010-02-25 | Infineon Technologies Austria Ag | 半導体基材内に材料層を製造する方法 |
| US8319261B2 (en) | 2008-09-30 | 2012-11-27 | Infineon Technologies Austria Ag | Semiconductor component structure with vertical dielectric layers |
-
1986
- 1986-12-11 JP JP61293438A patent/JPS63147367A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415974A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
| JPH0341748A (ja) * | 1989-07-10 | 1991-02-22 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2010045335A (ja) * | 2008-06-30 | 2010-02-25 | Infineon Technologies Austria Ag | 半導体基材内に材料層を製造する方法 |
| US8319261B2 (en) | 2008-09-30 | 2012-11-27 | Infineon Technologies Austria Ag | Semiconductor component structure with vertical dielectric layers |
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