JPH0221143B2 - - Google Patents
Info
- Publication number
- JPH0221143B2 JPH0221143B2 JP56191116A JP19111681A JPH0221143B2 JP H0221143 B2 JPH0221143 B2 JP H0221143B2 JP 56191116 A JP56191116 A JP 56191116A JP 19111681 A JP19111681 A JP 19111681A JP H0221143 B2 JPH0221143 B2 JP H0221143B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- electrode
- active layer
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は複数の機能素子層を積層した積層型
半導体装置の製造方法に関し、特に該機能素子層
を高融点金属シリサイド・半導体・高融点金属シ
リサイドから構成する方法の改良に関するもので
ある。
半導体装置の製造方法に関し、特に該機能素子層
を高融点金属シリサイド・半導体・高融点金属シ
リサイドから構成する方法の改良に関するもので
ある。
従来の半導体装置は、表面より入力を取り、表
面あるいは表面のごく近傍に電流を通し、再び表
面より出力するという、いわゆる横型のデバイス
であつた。
面あるいは表面のごく近傍に電流を通し、再び表
面より出力するという、いわゆる横型のデバイス
であつた。
このような装置では、１つのデバイスを構成す
るためには、大きな面積を必要とし、限られたチ
ツプ面積により多機能、大容量のデバイスを組み
込むことが困難になつてきている。
るためには、大きな面積を必要とし、限られたチ
ツプ面積により多機能、大容量のデバイスを組み
込むことが困難になつてきている。
本発明はこのような従来のデバイスの欠点を除
去するためになされたもので、１つの機能素子層
の形成工程を、支持基板あるいは下側の半導体活
性層上に、電極となる高融点金属シリサイド層を
形成し、その後該シリサイド層に不純物を導入す
る電極形成工程と、該層上の素子分離領域に選択
的に絶縁層を形成した後、その素子領域に半導体
活性層を形成する活性層形成工程とから構成し、
この機能素子層形成工程を繰り返して該半導体素
子層を積層するようにすることにより、半導体素
子層とその下側の電極とのオーミツク接触を容易
に形成することができ、しかも１つの半導体活性
層の表面及び裏面側に電極が位置するとともに、
１つの電極が上、及び下層の半導体活性層の下、
及び上部電極を兼ねることとなり、基板面積を有
効に利用することができる多機能、大容量化の要
求を満たすことのできる積層型半導体装置の製造
方法を提供することを目的としている。
去するためになされたもので、１つの機能素子層
の形成工程を、支持基板あるいは下側の半導体活
性層上に、電極となる高融点金属シリサイド層を
形成し、その後該シリサイド層に不純物を導入す
る電極形成工程と、該層上の素子分離領域に選択
的に絶縁層を形成した後、その素子領域に半導体
活性層を形成する活性層形成工程とから構成し、
この機能素子層形成工程を繰り返して該半導体素
子層を積層するようにすることにより、半導体素
子層とその下側の電極とのオーミツク接触を容易
に形成することができ、しかも１つの半導体活性
層の表面及び裏面側に電極が位置するとともに、
１つの電極が上、及び下層の半導体活性層の下、
及び上部電極を兼ねることとなり、基板面積を有
効に利用することができる多機能、大容量化の要
求を満たすことのできる積層型半導体装置の製造
方法を提供することを目的としている。
以下、本発明の一実施例を図について説明す
る。
る。
図は本発明に係る積層型半導体装置の製造方法
を説明するための図であり、図において、１は支
持基板（図示せず）上に形成され、不純物が導入
された高融点金属シリサイド層で、下部電極とな
つている。２は該高融点金属シリサイド層１上の
素子分離領域に選択的に形成され、絶縁膜（例え
ばSiO2層）からなる素子分離層である。また３
〜６は上記高融点金属シリサイド層２上の素子領
域に形成され、それぞれバイポーラトランジスタ
素子を構成する半導体活性層で、活性層３は高濃
度ｎ型層（n+層）、活性層４は低濃度ｎ型層（n-
層）、活性層５，６はそれぞれｐ型ベース層（ｐ
層）、高濃度ｎ型エミツタ層（n+層）である。８
ａ，８ｂは該活性層上面に形成された上部電極
で、それぞれn+型エミツタ層６、ｐ型ベース層
５に接続されたエミツタ電極、ベース電極であ
り、またそれぞれ絶縁膜７により電気的に絶縁さ
れている。
を説明するための図であり、図において、１は支
持基板（図示せず）上に形成され、不純物が導入
された高融点金属シリサイド層で、下部電極とな
つている。２は該高融点金属シリサイド層１上の
素子分離領域に選択的に形成され、絶縁膜（例え
ばSiO2層）からなる素子分離層である。また３
〜６は上記高融点金属シリサイド層２上の素子領
域に形成され、それぞれバイポーラトランジスタ
素子を構成する半導体活性層で、活性層３は高濃
度ｎ型層（n+層）、活性層４は低濃度ｎ型層（n-
層）、活性層５，６はそれぞれｐ型ベース層（ｐ
層）、高濃度ｎ型エミツタ層（n+層）である。８
ａ，８ｂは該活性層上面に形成された上部電極
で、それぞれn+型エミツタ層６、ｐ型ベース層
５に接続されたエミツタ電極、ベース電極であ
り、またそれぞれ絶縁膜７により電気的に絶縁さ
れている。
次に製造方法について説明する。
まず、高融点金属シリサイド層（下部電極）１
を支持基板（図示せず）上に形成し、該層１に不
純物を導入する。ここで不純物としては、npnト
ランジスタの場合はリンあるいはヒソ、pnpトラ
ンジスタの場合はボロンを用いる（電極形成工
程）。
を支持基板（図示せず）上に形成し、該層１に不
純物を導入する。ここで不純物としては、npnト
ランジスタの場合はリンあるいはヒソ、pnpトラ
ンジスタの場合はボロンを用いる（電極形成工
程）。
この上に素子分離層用の絶縁膜２を形成し、上
記高融点金属シリサイド層１の素子分離領域以外
（素子領域）に相当する部分を選択的に除去し、
除去した部分に活性層４を形成する。このとき、
活性層４の高融点金属シリサイド層１との接触部
分には、該シリサイド層１から不純物がオートド
ープするため、薄い高濃度層３が形成される。そ
して上記活性層４の表面に不純物を導入してｐ型
ベース層５を形成し、さらに該ｐ型層５に不純物
を導入してn+型エミツタ層６を形成する（活性
層形成工程）。
記高融点金属シリサイド層１の素子分離領域以外
（素子領域）に相当する部分を選択的に除去し、
除去した部分に活性層４を形成する。このとき、
活性層４の高融点金属シリサイド層１との接触部
分には、該シリサイド層１から不純物がオートド
ープするため、薄い高濃度層３が形成される。そ
して上記活性層４の表面に不純物を導入してｐ型
ベース層５を形成し、さらに該ｐ型層５に不純物
を導入してn+型エミツタ層６を形成する（活性
層形成工程）。
そして半導体活性層表面に選択的に絶縁膜７を
形成した後、全面に上層電極となる高融点金属シ
リサイド層を形成し、パターンニングしてベース
電極８ｂ及びエミツタ電極８ａとしこれにより１
つの機能素子層の形成を完了する。その後は該高
融点金属シリサイド層に不純物を導入し、さらに
半導体活性層の形成工程及び電極形成工程を繰り
返し行なうことにより、機能素子層を所望層数積
層して積層型半導体装置を完成する。
形成した後、全面に上層電極となる高融点金属シ
リサイド層を形成し、パターンニングしてベース
電極８ｂ及びエミツタ電極８ａとしこれにより１
つの機能素子層の形成を完了する。その後は該高
融点金属シリサイド層に不純物を導入し、さらに
半導体活性層の形成工程及び電極形成工程を繰り
返し行なうことにより、機能素子層を所望層数積
層して積層型半導体装置を完成する。
このように本実施例では、上記高融点金属シリ
サイド層１に不純物を導入した後、該層１上に活
性層４を形成するようにしたので、該活性層４形
成時の熱処理により高融点金属シリサイド層中の
不純物が該活性層４にオートドープされて、該シ
リサイド層上に薄い高濃度ｎ型活性層３が形成さ
れることとなり、活性層４と下部電極１との接触
を容易にオーミツク接触とすることができる。
サイド層１に不純物を導入した後、該層１上に活
性層４を形成するようにしたので、該活性層４形
成時の熱処理により高融点金属シリサイド層中の
不純物が該活性層４にオートドープされて、該シ
リサイド層上に薄い高濃度ｎ型活性層３が形成さ
れることとなり、活性層４と下部電極１との接触
を容易にオーミツク接触とすることができる。
また上記活性層４の形成の際には、熱処理温
度、あるいは形成法（CVD法あるいはレーザア
ニール法）を変えて、この層４を非晶質層、多結
晶層あるいは単結晶層とすることができ、目的に
応じて自由にその性質を選択することができる。
度、あるいは形成法（CVD法あるいはレーザア
ニール法）を変えて、この層４を非晶質層、多結
晶層あるいは単結晶層とすることができ、目的に
応じて自由にその性質を選択することができる。
またこのような構成のデバイスでは、積層型半
導体装置への入出力を行なう電極を、素子を構成
する活性層の表面側と裏面側とに配設しているの
で、デバイスのデイメンシヨンは活性領域の面積
で決まり、電極の面積がこれに影響することはな
く、従来のように入出力電極を活性領域の片面に
横方向に配設するものと比べチツプ面積を有効に
利用することができ、限られたチツプ面積に従来
方式よりさらに多くの素子を収容することができ
る。
導体装置への入出力を行なう電極を、素子を構成
する活性層の表面側と裏面側とに配設しているの
で、デバイスのデイメンシヨンは活性領域の面積
で決まり、電極の面積がこれに影響することはな
く、従来のように入出力電極を活性領域の片面に
横方向に配設するものと比べチツプ面積を有効に
利用することができ、限られたチツプ面積に従来
方式よりさらに多くの素子を収容することができ
る。
この結果、従来方式と比べて多機能および大容
量の積層型半導体装置を実現することができ、さ
らにこのように多機能化、大容量化された活性領
域を積層することにより一層多機能、および大容
量化が可能となる。
量の積層型半導体装置を実現することができ、さ
らにこのように多機能化、大容量化された活性領
域を積層することにより一層多機能、および大容
量化が可能となる。
なお、上記実施例では、各機能素子層の上部電
極に高融点金属シリサイド層を用いた場合につい
て説明したが、これは、その上の層の形成におい
て高温処理を必要としない場合、あるいは単に表
面電極として使用する場合等はアルミニユウムな
どの低融点金属でもよい。
極に高融点金属シリサイド層を用いた場合につい
て説明したが、これは、その上の層の形成におい
て高温処理を必要としない場合、あるいは単に表
面電極として使用する場合等はアルミニユウムな
どの低融点金属でもよい。
また上記実施例では、上部電極層８が入力、下
部電極層１が出力となる場合を示しているが、こ
れは入出力が逆でもよい。
部電極層１が出力となる場合を示しているが、こ
れは入出力が逆でもよい。
以上のように本発明に係る積層型半導体装置の
製造方法によれば、１つの機能素子層の形成工程
を、支持基板あるいは下側の半導体活性層上に、
電極となる高融点金属シリサイド層を形成し、そ
の後該シリサイド層に不純物を導入する電極形成
工程と、該層上の素子分離領域に選択的に絶縁層
を形成した後、その素子領域に半導体活性層を形
成する活性層形成工程とから構成し、この機能素
子層形成工程を繰り返して該半導体素子層を積層
するようにしたので、これにより半導体素子層と
その下側の電極とのオーミツク接触を容易に形成
することができ、積層型半導体装置の製造工程を
簡略化できる。
製造方法によれば、１つの機能素子層の形成工程
を、支持基板あるいは下側の半導体活性層上に、
電極となる高融点金属シリサイド層を形成し、そ
の後該シリサイド層に不純物を導入する電極形成
工程と、該層上の素子分離領域に選択的に絶縁層
を形成した後、その素子領域に半導体活性層を形
成する活性層形成工程とから構成し、この機能素
子層形成工程を繰り返して該半導体素子層を積層
するようにしたので、これにより半導体素子層と
その下側の電極とのオーミツク接触を容易に形成
することができ、積層型半導体装置の製造工程を
簡略化できる。
またデバイスが立体的に積層され、しかも１つ
の半導体活性層の表面及び裏面側に電極が位置す
るとともに、１つの電極が上、及び下層の半導体
活性層の下、及び上部電極を兼ねることとなり、
基板面積を有効に利用することができ、この結果
多機能、大容量化を図ることができる効果があ
る。
の半導体活性層の表面及び裏面側に電極が位置す
るとともに、１つの電極が上、及び下層の半導体
活性層の下、及び上部電極を兼ねることとなり、
基板面積を有効に利用することができ、この結果
多機能、大容量化を図ることができる効果があ
る。
図は本発明の一実施例による積層型半導体装置
の製造方法を説明するための断面図である。 １……下部電極層、２……素子分離層、３……
高濃度活性層、４……低濃度活性層、５……ｐ型
ベース層、６……高濃度ｎ型エミツタ層、７……
絶縁層、８ａ，８ｂ……上部電極層。
の製造方法を説明するための断面図である。 １……下部電極層、２……素子分離層、３……
高濃度活性層、４……低濃度活性層、５……ｐ型
ベース層、６……高濃度ｎ型エミツタ層、７……
絶縁層、８ａ，８ｂ……上部電極層。
Claims (1)
- 【特許請求の範囲】 １ １つの機能素子層を形成する工程を有し、該
工程を繰り返して該機能素子層を積層し積層型半
導体装置を製造する方法において、 上記機能素子層の形成工程を、 支持基板あるいは下側の半導体活性層上に、電
極となる高融点金属シリサイド層を形成し、その
後該シリサイド層に不純物を導入する電極形成工
程と、 該シリサイド層上の素子分離領域に選択的に絶
縁層を形成した後、その素子領域に半導体活性層
を形成する活性層形成工程とから構成したことを
特徴とする積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191116A JPS5890760A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191116A JPS5890760A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890760A JPS5890760A (ja) | 1983-05-30 |
| JPH0221143B2 true JPH0221143B2 (ja) | 1990-05-11 |
Family
ID=16269126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191116A Granted JPS5890760A (ja) | 1981-11-25 | 1981-11-25 | 積層型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890760A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129554B2 (ja) * | 1972-08-11 | 1976-08-26 | ||
| JPS648468B2 (ja) * | 1974-09-09 | 1989-02-14 | Fujitsu Ltd | |
| JPS5676522A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Formation of semiconductor thin film |
| JPS6043025B2 (ja) * | 1979-12-28 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-11-25 JP JP56191116A patent/JPS5890760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890760A (ja) | 1983-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3944447A (en) | Method for fabrication of integrated circuit structure with full dielectric isolation utilizing selective oxidation | |
| USRE26778E (en) | Dielectric isolation for monolithic circuit | |
| JP2006503440A5 (ja) | ||
| US5621239A (en) | SOI device having a buried layer of reduced resistivity | |
| JPS6336566A (ja) | 半導体装置の製造方法 | |
| US5633526A (en) | Photodiode array and method for manufacturing the same | |
| JPH04283914A (ja) | 貼り合わせ半導体基板とその製造方法 | |
| US4261003A (en) | Integrated circuit structures with full dielectric isolation and a novel method for fabrication thereof | |
| US5523610A (en) | Photodiode array and method for manufacturing the same | |
| JPH0221143B2 (ja) | ||
| JPH0221142B2 (ja) | ||
| JPS592344A (ja) | 半導体集積回路の製造方法 | |
| JP2006319079A (ja) | 半導体装置およびその製造方法 | |
| JP2827246B2 (ja) | 半導体装置の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPS63199454A (ja) | 半導体装置 | |
| JPH0626215B2 (ja) | 多結晶側壁接触トランジスタ並びに集積回路及びその製造方法 | |
| JPS63147367A (ja) | 半導体装置 | |
| JP2003258219A (ja) | 光半導体集積回路装置の製造方法 | |
| JPH02207534A (ja) | 半導体装置 | |
| JPS6244430B2 (ja) | ||
| JP2845044B2 (ja) | 半導体装置 | |
| JPS639667B2 (ja) | ||
| JPS60101945A (ja) | 半導体装置の製造方法 | |
| JP3018477B2 (ja) | バイポーラ型の半導体装置の製造方法 |