JPH02211651A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH02211651A
JPH02211651A JP1032101A JP3210189A JPH02211651A JP H02211651 A JPH02211651 A JP H02211651A JP 1032101 A JP1032101 A JP 1032101A JP 3210189 A JP3210189 A JP 3210189A JP H02211651 A JPH02211651 A JP H02211651A
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JP
Japan
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insulating film
field shield
element isolation
semiconductor substrate
oxide film
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JP1032101A
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Wataru Wakamiya
若宮　亙
Shinichi Sato
真一 佐藤
Koji Ozaki
浩司 小崎
Takahisa Sakaemori
貴尚 栄森
Yoshinori Tanaka
義典 田中
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特にいわゆるブイルドシー
ルド分離構造を有する半導体装置の素子分離構造の改善
に関するものであり、さらにこのフィールドシールド分
離構造の製造方法の改善に関するものである。
［従来の技術］ 半導体装置は、半導体基板の表面に多くの半導体素子か
ら構成される集積回路を備えている。半導体基板上の各
半導体素子の間は素子分離領域により絶縁分離される。
この素子分離領域は、半導体装置の信頼性および高集積
化にとって重要な要素である。すなわち、半導体装置の
信頼性の上からは、素子分離領域が完全な絶縁分離機能
を果たすことが要求される。また、高集積化の上からは
、必要最少限の面積で構成されることが要求される。
素子分離構造として、いわゆるフィールドシルト分離構
造が知られている。このフィールドシールド分離構造は
、たとえば特開昭６２−１．２２１７４号公報に示され
ている。第３図は、本公報に示されたフィールドシール
ド分離構造を含むｎチャネル型ＭＯＳ　（Ｍｅ　ｔ　ａ
　１−Ｏｘ　ｉ　ｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）
電界効果トランジスタの断面構造を示している。第３図
には、２つのＭＯＳ）ランジスタｌａ、ｌｂと１つの素
子分離領域２とが示されている。ＭＯＳ）ランジスタ１
ａ、ｌｂはｐ型シリコン基板３の表面上に形成されたゲ
ート酸化膜４ａ１４ｂおよびゲート電極５ａ、５ｂとを
備える。さらに、ＭＯＳ）ランジスタ１ａあるいは１ｂ
はゲート電極５ａ　（５ｂ）に自己整合する位置関係で
ｐ型シリコン基板３表面に形成された１対のｎ＋不純物
領域（ソース・ドレイン）６ａ、６ｂを備えている。素
子分離領域２に位置するｐ型シリコン基板３表面上には
フィールドシールドゲート酸化膜７ａ、７ｂおよびフィ
ールドシールド用電極８　ａ　ｓ　８　ｂが形成されて
いる。フィールドシールド用電極８ａ、８ｂはその外周
面を絶縁層９ａ、９ｂて覆われている。フィールドシー
ルド用電極８ａ、８ｂに覆われたｐ型シリコン基板３表
面にはｐ＋不純物領域からなるチャネルストップ層１０
ａ、１０ｂが形成されている。さらに、絶縁層９　ａ　
−、９ｂの表面上には配線層１１が形成されている。
ここでフィールドシールド分離構造の構成および動作に
ついて説明する。第３図に示す構造において、配線層１
１、フィールドシールドゲート酸化膜７ａ、　７ｂ、フ
ィールドシールド用電極８ａ、８ｂおよびｎ＋型不純物
領域６ａ、６ａとはＭＯＳトランジスタ構造（以下、Ｆ
Ｓトランジスタと称す）を構成している。
半導体装置の動作時において、配線層１１には所定の電
圧が印加される。すると、配線層１１の電界の影響かｎ
＋不純物領域６ａ、６ａの間のｐ型シリコン基板３表面
に及ぶ。そして、この領域に反転層が形成されると、一
方のＭＯＳ）ランジスタ１ａと他方のＭＯＳ）ランジス
タ１ｂとの間に導通が生じ、素子分離機能が破壊される
。フィルドシールド用電極８ａ１８ｂは、この反転層の
形成を防止する。すなわち、フィールドシールド用電極
８ａ、８ｂは、ｐ型シリコン基板３と同電位あるいは接
地電位に保持される。したがって、配線層１１からの電
圧の影響を打ち消しｐ型シリコン基板３表面に反転層が
形成されるのを防止する。さらに、ｐ型シリコン基板３
表面にはこの基板より高濃度のチャネルストップ層１０
ａ、１０ｂか形成されている。チャネルストップ層１０
ａ１１０ｂはｐ型不純物の濃度を高めることによりこの
領域かｎ型導電層に反転するのを抑制する働きをなす。
このように、フィールドシールド分離構造は、フィール
ドシールドゲート酸化膜７ａ１７ｂ１フイールドシール
ド用電極８ａ、、８．ｂおよびＭＯＳトランジスタｌａ
、ｌｂの一方のｎ＋不純物領域６ａ、６ａとによって、
常時ＯＮＬないトランジスタ構造を構成している。した
がって、フィールドシールド分離構造を用いた素子分離
機能を確実にするためには、フィールドシールド分離構
造を構成するＦＳ）ランジスタがＯＮするために必要な
電圧、すなわち、しきい値電圧ｖＴＨの値を高く設定す
ればよい。第３図に示す従来例では、しきい値電圧を高
く設定するために、ｐ型シリコン基板３表面にチャネル
ストップ層１０ａ１１、　Ｏｂを備えている。
次に、第３図に示したＭＯＳＩ−ランジスタ装置の製造
方法について第４Ａ図ないし第４Ｇ図を用いて説明する
。
まず、第４Ａ図に示すように、ｐ型シリコン基板３の主
面上に薄いフィールド絶縁膜７が形成される。次に、所
定領域に高濃度のｐ型不純物領域のチャネルストップ層
１０ａ、１０ｂを形成する。
通常、このチャネルストップ層１０ａ、１０ｂの形成は
、フォトリソグラフィ法を用いたレジストパターンをマ
スクとして、ｐ型シリコン基板３表面に不純物をイオン
注入して形成される。次に、ポリシリコン層を堆積し、
所定の形状にパターニングする。これにより、フィール
ドシールド用電極８　ａ　ｓ　８　ｂが形成される。
次に、第４Ｂ図に示すように、熱酸化処理を行なうこと
により、ポリシリコンからなるフィールドシールド用電
極８ａ、８ｂの表面にシリコン酸化膜の絶縁層９ａ、９
ｂを形成する。
さらに、第４Ｃ図に示すように、フィールド絶縁膜７お
よび絶縁層９ａ、９ｂの表面上にシリコン窒化膜１３を
形成する。その後、さらにレジスト１４を塗布する。
さらに、第４Ｄ図に示すように、レジスト１４およびシ
リコン窒化膜１３を等しいエツチング速度でエツチング
除去する。そして、フィールドシールド用電極８ａ、８
ｂに挾まれた領域にのみシリコン窒化膜１．３　ａを選
択的に残余する。
さらに、第４Ｅ図に示すように、シリコン窒化膜１３ａ
、１３ｂを耐酸化性マスクとして基板表面を熱酸化処理
する。これによって、フィールドシールド用電極８ａ、
８ｂの周囲の絶縁層９ａ、９ｂの膜厚が厚く形成される
。
そして、第４Ｆ図に示すように、異方性エツチングを用
いてシリコン窒化膜１３ａ、１３ｂおよび、その下部に
位置するフィールド絶縁膜７を除去する。これにより、
フィールドシールド用電極８ａ、８ｂの下部にのみフィ
ールドシールドゲート絶縁膜７ａ、７ｂが残余する。
そして、第４Ｇ図に示すように、熱酸化処理を行なうこ
とによりフィールドシールド用電極８ａ、８ｂに挾まれ
たｐ型シリコン基板３表面にフィールドシールド酸化膜
７ａ、７ｂと等しい膜厚のゲート酸化膜４ｂを形成する
。さらに、ゲート酸化膜４ｂの表面上にポリシリコン層
を堆積し、パタニングすることによってゲート電極５ｂ
を形成する。そして、絶縁層９ａ、、９ｂに覆われたフ
ィールドシールド用電極８ａ、８ｂおよびゲート電極５
ｂをマスクとしてｐ型シリコン基板３表面にイオン注入
法を用いてｎ＋不純物領域６ａ、６ｂを形成する。そし
て、ｐ型シリコン基板３表面およびフィールドシールド
用電極８ａ、８ｂの表面上に絶縁層などを介して配線層
１１が形成される。
以上の工程によりフィールドシールド分離構造を有する
ｎチャネル型電界効果トランジスタが形成される。
［発明が解決しようとする課題］ 上記のように、従来のフィールドシールド分離構造は、
この分離構造を構成するＦＳトランジスタのしきい値電
圧を上げるために、チャネルストップ層１０ａ、１０ｂ
を有している。ところが、このチャネルストップ層１０
ａ、１０ｂは半導体装置の微細化に伴なって狭チャネル
効果を発生するという問題を含んでいる。狭チャネル効
果とは、チャネルストップ層１０ａ、１０ｂの不純物が
ＭＯＳ）ランジスタｌａ、ｌｂのチャネル領域に拡散す
ることにより生じる。この影響で、実効的な基板の不純
物濃度が上昇する。これによって、ＭＯＳ）ランジスタ
ｌａ、ｌｂのしきい値電圧が上昇する事態が生じる。具
体的には、製造工程における数度の熱処理の影響を受け
て、チャネルストップ層１０ａ、１０ｂの不純物が拡散
する。
なお、上記の従来例においては、フィールドシールドゲ
ート酸化膜７　ａ　％　、　７　ｂの膜厚をゲート酸化
膜４　ａ　ｓ　４　ｂと等しくして薄く形成することを
意図している。そして、これによって耐放射線性の向上
を図っている。このために、素子分離用ＦＳトランジス
タのしきい値電圧を上げるために、このチャネルストッ
プ層１０ａ、１０ｂが必要不可欠な要素となっている。
このために、チャネルストップ層１０ａ、１０ｂの拡散
に起因する狭チャネル効果の発生は避は難いものであっ
た。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、狭チャネル効果を生ずることなく
素子間の絶縁分離を行なうことが可能なフィールドシー
ルド分離構造を有する半導体装置およびその製造方法を
提供することを目的とする。
［課題を解決するための手段］ 本発明による半導体装置は、半導体素子が形成される複
数の素子形成領域と、素子形成領域を取囲んで形成され
、各々の半導体素子の間を絶縁して分離する素子分離領
域とを有する半導体基板と、素子形成領域に位置する半
導体基板の主表面上に形成された第１絶縁膜と、この第
１絶縁膜上に形成された第１導電層と、第１導電層をそ
の両側から挾み込む位置関係で半導体基板の主表面に形
成された１対の不純物領域とを有するＭＯＳ型半導体素
子と、素子分離領域に位置する半導体基板上に形成され
、かつ第１絶縁膜と異なる膜厚を有する第２絶縁膜と、
第２絶縁膜上に形成された素子分離用電極と、素子分離
用電極の上面および側面を覆う第３絶縁膜とを含む素子
分離構造とを含み、素子分離用電極は素子分離領域を介
して隣接される第１ＭＯＳ型半導体素子の１対の不純物
領域の一方と、第２ＭＯＳ型半導体素子の１対の不純物
領域の一方とに挾まれるように位置している。
また本発明による半導体装置の製造方法は半導体基板上
の素子形成領域に形成されたＭＯＳ型半導体素子と、半
導体基板上の素子分離領域に絶縁膜を介して形成された
素子分離用電極を備えた素子分離構造とを含んでおり、
以下の工程により製造される。
ａｌ、半導体基板の主表面上に第１絶縁膜、第１導電層
、第２絶縁膜を順次形成する工程。
ｂ、　第２絶縁膜、第１導電層および第１絶縁膜を所定
の形状にパターニングする工程。
Ｃ１半導体基板の表面上およびパターニングされた層の
表面上に第３絶縁膜を形成する工程。
ｄ、　第３絶縁膜を異方性エツチングすることによって
第１導電層の表面上に第２絶縁膜を残余し、さらに第１
導電層の側面に第３絶縁膜からなるサイドウオールスペ
ーサを形成する工程。
ｅ、　異方性エツチングにより露出した半導体基板の表
面上に第４絶縁膜を形成する工程。
ｆ、　第４絶縁膜、サイドウオールスペーサおよび第２
絶縁膜の表面上に第２導電層を形成する工程。
ｇ、　第２導電層をパターニングすることによって第４
絶縁膜上にゲート電極を形成する工程。
ｈ、　サイドウオールスペーサを備えた第１導電層およ
びゲート電極をマスクとして半導体基板中に不純物を導
入し、半導体基板と逆導電型の不純物領域を形成する工
程。
［作用］ 本発明による半導体装置のフィールドシールド分離構造
はその膜厚が任意に設定可能なフィールドシールドゲー
ト絶縁膜（第２絶縁膜）を備えている。フィールドシー
ルドゲート絶縁膜の膜厚はフィールドシールド分離構造
を構成するＦＳトランジスタのしきい値電圧を規定する
。したがって、フィールドシールドゲート絶縁膜の膜厚
を調整することにより、所望のしきい値電圧を有するフ
ィールドシールド分離用ＦＳ）ランジスタを構成するこ
とかできる。
また、本発明による製造方法によれば、フィールドシー
ルドゲート絶縁膜は、素子形成領域に形成されるＭＯＳ
）ランジスタのゲート酸化膜とは独立した工程で製造さ
れる。これにより、フィールドシールドゲート絶縁膜の
膜厚を任意に形成することができる。
また、フィールドシールド用電極の側面および上面に絶
縁層を形成する工程は、２層の絶縁層の堆積工程を用い
て行なわれる。まず、絶縁膜の第１層はフィールドシー
ルド用電極の上面にのみ形成される。絶縁膜の第２層目
はフィールドシールド用電極の上面および側面に形成さ
れた後、異方性エツチングにより側面にのみ残余される
。したがって、フィールドシールド用電極の上面には第
１層目の絶縁層が残余し、側面には第２層目の絶縁膜か
らなるサイドウオールスペーサが残余する。
そして、両者の膜厚は任意に設定できる。フィールドシ
ールド用電極の上面の絶縁膜の厚みはこの上層に形成さ
れる導電層に対して十分な絶縁特性を有するように定め
られる。サイドウオールスペーサはＦＳ）ランジスタの
オフセット量を規定するように定められる。
そして、このような製造方法を用いることにより、任意
のしきい値電圧に設定可能なＦＳトランジスタにより構
成されるフィールドシールド分離構造の分離特性を向上
することができる。
［実施例コ 以下、本発明の一実施例を図を用いて説明する。
第１Ｌ図は、素子分離構造としてフィールドシールド分
離構造を用いたＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄ
ｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）のメモリセル
の断面構造図である。第１Ｌ図には２ビット分のメモリ
セルが示されている。メモリセル１５ａ、１５ｂは１つ
のＭＯＳトランジスタ１６ａ、１６ｂと、１つのキャパ
シタ１７ａ、１７ｂとから構成される。ＭＯＳ）ランジ
スタ１６ａ、１６ｂは、ｐ型シリコン基板３の表面に所
定の間隔を隔てて形成された１対のｎ＋不純物領域６ａ
、６ｂ　（ソース・ドレイン）と、ｐ型シリコン基板３
表面上に形成されたゲート酸化膜４ｇ。
４ｂおよびゲート電極５ａ、５ｂとを備えている。
キャパシタ１７ａ、１７ｂの各々は、第１電極層１８（
ストレージノード）と誘電体膜１９および第２電極層２
０（セルプレート）の積層構造を有している。第１電極
層１８は絶縁膜２１を介してその一方がＭＯＳトランジ
スタ１６ａ、１６ｂのゲート電極５ａ、５ｂ上に延在し
、さらに他方は素子分離領域上に形成されたワード線２
３ａ％　２３ｂの上部に延在している。そして、第１電
極層１８の一部はＭＯＳトランジスタ１６ａ、１６ｂの
一方のｎ＋不純物領域６ａ、６ａに接続されている。こ
のような構造を有するキャパシタ１７ａ１１７ｂをスタ
ックドキャパシタと称する。ＭＯＳトランジスタ１６ａ
、１６ｂの他方のｎ＋不純物領域６ｂ、６ｂにはビット
線２４が接続されている。また、キャパシタ１７ａ、１
７ｂの表面上などは層間絶縁膜２５が形成されている。
一方のメモリセル１５ａと他方のメモリセル１５ｂとの
間はフィールドシールド分離構造２６によって絶縁分離
されている。フィールドシールド分離構造２６はＦＳト
ランジスタから構成される。
ＦＳトランジスタはフィールドシールトゲニド酸化膜７
とフィールドシールド用電極８および、メモリセル１５
ａのＭＯＳトランジスタ１６．ａの一方のｎ＋不純物領
域６ａと他方のメモリセル１５ｂのＭＯＳ）ランジスタ
１６ｂの一方のｎ＋不純物領域６ｂとから構成される。
フィールドシールド用電極８の上面および側面にはシリ
コン酸化膜からなる上部酸化膜２７およびサイドウオー
ルスペーサ２８．２８が形成されている。
上記のような構造において、本発明の主な特徴点は、 ａ、　　フィールドシールドゲート酸化膜７の膜厚がＭ
ＯＳトランジスタ１６ａ、１６ｂのゲート酸化膜４ａ、
４ｂより厚く形成されていること。
ｂ、　　　ＭＯＳ）ランジスタ１６ａ、１６ｂの一方の
ｎ＋不純物領域６　ａ　％　６　ａがサイドウオールス
ペーサ２８によってフィールドシールド用電極８に対し
てオフセットされた関係で形成されていること。
Ｃ゛、　　　フィールドシールド用電極８の上面に位置
する上部酸化膜２７とフィールドシールド用電極８の側
面に位置するサイドウオールスペーサ２８との膜厚とが
異なっていること。
である。そして、これらの特徴点により、ＦＳ）ランジ
スタのしきい値電圧を任意に設定することができる。す
なわち、フィールドシールドゲート酸化膜７の膜厚が厚
くなるほど、またはｎ＋不純物領域６ａ、６ａのオフセ
ット量が大きくなるほどＦＳ）ランジスタのしきい値電
圧が高くなる。
このような調整によって、常時０’Ｆ　Ｆ状態を維持す
るＦＳ）ランジスタを構成することができ、これによっ
て素子間の絶縁分離を確実に行なわすことができる。
第２図は、ゲート酸化膜およびフィールドシルトゲート
酸化膜の膜厚（ｔＧ、ｔＦ’ｓ）とＭＯＳトランジスタ
のしきい値電圧ＶＴＨとフィールドシールド用電極に作
用する電圧ＶＦＳとの関係を示した相関図である。第２
図の右隅に条件が示されている。すなわち、上部酸化膜
２７の膜厚ｔＯ＝０．１’、ｃｚｍ、ＭＯＳ　トランジ
スタ１．６２のゲト電圧Ｖｉｊ＝５Ｖが示されている。
まず、ＭＯＳトランジスタのゲート酸化膜４の膜厚ｔ（
Ｈとフィールドシールドゲート酸化膜の膜厚ｔＦＳとが
等しい従来の例が図中のＡ点およびＢ点を用いて説明さ
れる。この場合には、ＭＯＳトランジスタのしきい値電
圧ＶＴＨ（Ａ点）とＦＳトランジスタのしきい値電圧は
ほぼ等しくなる。
また、ＦＳトランジスタの電極１２は、上部のゲート電
極に印加される電圧Ｖｔｔ　　（＝５Ｖ）によりＶＦｓ
　’（Ｂ点）の電圧か生じる。そして、このＶＦｓはほ
ぼＦＳ）ランジスタのしきい値電圧に等しい。したがっ
て、ＦＳ）ランジスタは、ＭＯＳトランジスタのＯＮ動
作と共にＯＮする。
一方、本実施例の一例として、フィールドシルトゲート
酸化膜の膜厚ｔＦＳがＭＯＳ）ランジスタのゲート酸化
膜の膜厚ｔＧの半分の場合について図中のＡ点およびＣ
点を用いて説明する。この場合、フィールドシールド用
ゲート電極にかかる電圧ＶＦＳ（Ｃ点）はＭＯＳトラン
ジスタのしきい値電圧ＶＴＨ（Ａ点）のほぼ半分程度と
なる。
したがって、ＭＯＳ）ランジスタがＯＮＬ、ても、ＦＳ
）ランジスタのフィールドシールド用ゲート電極にはし
きい値電圧以上の電圧が生じず、ＦＳトランジスタがＯ
Ｎすることはない。またさらに上部酸化膜２７の膜厚ｔ
。はＭＯ３’ｈランジスタのゲート電極の電圧の影響を
緩和する。
次に、第１Ａ図ないし第１Ｌ図を用いて上記のＤＲＡＭ
のメモリセルの製造方法について説明する。
まず、第１Ａ図に示すように、ｐ型シリコン基板３の主
表面上に熱酸化法を用いて膜厚５０ｎｍのシリコン酸化
膜７ａを形成する。さらに、その表面上に減圧ＣＶＤ（
Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐ’ｏｓｉｔ
ｉｏｎ）法を用いてリン（Ｐ）がドープされたポリシリ
コン層８０を膜厚２００ｎｍ程度堆積する。さらに、そ
の表面上にＣＶＤ法を用いて膜厚２００ｎｍのシリコン
酸化膜２７ａを堆積する。
次に、第１Ｂ図に示すように、フォトリソグラフィ手法
を用いて、シリコン酸化膜２７、ポリシリコン層８０お
よびシリコン酸化膜７ａを所定の形状にパターニングす
る。この工程によって、フィールドゲート酸化膜７、フ
ィールドシールド用電極８および上部酸化膜２７が形成
される。
さらに、第１Ｃ図に示すように、ｐ型シリコン基板３表
面上およびシリコン酸化膜２７の表面上などにＣＶＤ法
を用いてシリコン酸化膜２８ａを堆積する。
その後、第１Ｄ図に示すように、シリコン酸化膜２８ａ
を異方性エツチングし、フィールドシールド用電極８の
側面にサイドウオールスペーサ２８を形成する。
さらに第１Ｅ図に示すように、熱酸化法を用いてｐ型シ
リコン基板３表面に膜厚２０ｎｍのゲート酸化膜４を形
成する。さらに引き続いてゲート酸化膜４および上部酸
化膜２７、サイドウオールスペーサ２８の表面上に減圧
ＣＶＤ法により膜厚２００ｎｍのポリシリコン層５ａを
堆積する。さらにその表面上にシリコン酸化膜２９を形
成する。
さらに、第１Ｆ図に示すように、フォトリングラフィ法
およびエツチング法を用いてポリシリコン層５ａおよび
シリコン酸化膜２９を選択的に除去しゲート電極４８％
４ｂおよびワード線２３ａ１２３ｂを形成する。
次に、第１Ｇ図に示すように、パターニングされたゲー
ト電極４　ａ　ｓ　４　ｂおよびサイドウオールスペー
サ２８を備えたフィールドシールド用電極８をマスクと
してｐ型シリコン基板３表面にｎ型不純物イオン３６を
イオン注入する。これによって、１対のｎ＋不純物領域
６ａ、６ｂが形成される。
その後、第１Ｈ図に示すように、ｐ型シリコン基板３の
上面に再度シリコン酸化膜３０をＣＶＤ法を用いて堆積
する。
引き続いて、第１１図に示すように、シリコン酸化膜３
０を異方性エツチングすることによりゲート電極４ａ、
４ｂの側面および上面あるいはワド線２３ａ、２３ｂの
上面および側面に絶縁膜２１．２２を形成する。
その後、ｉｌＪ図に示すように、ポリシリコン層を堆積
した後、所定の形状にパターニングする。
これによってキャパシタの第１電極層１８．１８を形成
する。
さらに、第１Ｋ図に示すように、第１電極層１８の表面
上にシリコン窒化膜などの誘電体膜１つを形成する。さ
らにその上面にポリシリコンからなる第２電極層２０を
堆積する。
そして、第１Ｌ図に示すように、キャパシタ１７ａ、１
７ｂが形成された表面上に層間絶縁膜２５を形成する。
そして、層間絶縁膜２５の所定領域にコンタクトホール
３１を形成する。そして、このコンタクトホール３１を
介してＭＯＳトランジスタ１６ａ、１６ｂの一方のｎ＋
不純物領域６ｂ、６ｂに接続されたビット線２４が形成
される。
以上の工程によってフィールドシールド分離構造を有す
るＤＲＡＭのメモリセルが製造される。
上記の製造工程において、フィールドシールドゲート酸
化膜７の膜厚はｐ型シリコン基板３表面に形成されるシ
リコン酸化膜７ａの膜厚により決定される。また、フィ
ールドシールド用電極８の側面に形成されるサイドウオ
ールスペーサ２８の膜厚は、第１Ｃ図に示したシリコン
酸化膜２８ａの膜厚により決定される。さらに、フィー
ルドシールド用電極８の上面に形成される上部酸化膜２
７の膜厚は、第１Ａ図に示したポリシリコン層８０の上
部に形成されるシリコン酸化膜２７ａの膜厚により決定
される。そして、これらの層の膜厚はすべて、独立した
製造工程により決定できる。
したがって、相互に最適な膜厚を設定することが可能で
ある。
また、フィールドシールド用電極８の側面および上面に
形成される上部酸化膜２７およびサイドウオールスペー
サ２８はＣＶＤ法を用いて堆積される。したかって従来
のように、熱酸化法を用いた場合に生じるフィールドシ
ールド用電極８の断面積の減少を防止することができる
。このために、フィールドシールド用電極８とｎ＋不純
物領域６ａ、６ａとのオフセット量はサイドウオールス
ベ一す２８の膜厚のみによって正確に規定することがで
きる。
なお、上記実施例においてはＤＲＡＭのメモリセルの素
子間分離構造にフィールドシールド分離構造を適用した
例について説明したが、この素子間分離構造は広く他の
半導体装置に対しても適用できる。
また、上記実施例においては、フィールドシルトゲート
絶縁膜としてシリコン酸化膜の例を示したが、たとえば
窒化膜あるいは酸化膜と窒化膜の多層構造のものを用い
ても構わない。
［発明の効果コ このように、本発明における半導体装置に用いられるフ
ィールドシールド分離構造は、素子形成領域に用いられ
るＭＯＳトランジスタのゲート酸化膜と独立した膜厚を
有するフィールドシールドゲート絶縁膜を有している。
さらに、フィールドシールド用電極の側面に位置するサ
イドウオールスペーサは擬似ＭＯＳトランジスタを構成
する不純物領域とフィールドシールド用電極とのオフセ
ット量を任意に設定できるように構成されている。
したがって、フィールドシールド分離構造を構成する擬
似ＭＯ３）ランジスタのしきい値電圧を任意に設定する
ことが可能となり、絶縁分離特性の優れた半導体装置を
実現することができる。また、本発明による製造方法は
、フィールドシールドゲート絶縁膜およびサイドウオー
ルスペーサの独立した製造工程を確保することにより、
上記と同様に絶縁分離特性の優れた半導体装置を実現す
ることができる。
【図面の簡単な説明】
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図、
第１Ｋ図、および第１Ｌ図は、本発明の一実施例による
ＤＲＡＭのメモリセルの製造工程を順に示した製造工程
断面図である。第２図は、本発明によるフィールドシー
ルド分離構造のフィールドシールドゲート絶縁膜および
ＭＯＳトランジスタのゲート酸化膜とＭＯＳトランジス
タのしきい値電圧およびフィールドシールド用型極にか
かる電圧との相関関係を示したゲート酸化膜対しきい値
電圧相関図である。 第３図は、従来のフィールドシールド分離構造により絶
縁分離されたＭＯＳ）ランジスタを備えた半導体装置の
断面構造図である。第４Ａ図、第４Ｂ図、第４Ｃ図、第
４Ｄ図、第４Ｅ図、第４Ｆ図、および第４Ｇ図は、第３
図に示した半導体装置の製造工程を順に示した製造工程
断面図である。 図において、２は素子分離領域、３はｐ型シリコン基板
、６ａ、６ｂはｎ＋不純物領域（ソース−ドレイン）、
７はフィールドシールドゲート酸化膜、８．８　ａ　’
−８ｂはフィールドシールド用電極、２７は上部酸化膜
、２８はサイドウオールスペーサを示している。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体素子が形成される複数の素子形成領域と、
    前記素子形成領域を取囲んで形成され、各々の前記半導
    体素子の間を絶縁して分離する素子分離領域とを有する
    半導体基板と、 前記素子形成領域に位置する前記半導体基板の主表面上
    に形成された第１絶縁膜と、この第１絶縁膜上に形成さ
    れた第１導電層と、前記第１導電層をその両側から挾み
    込む位置関係で前記半導体基板の主表面に形成された１
    対の不純物領域とを有するＭＯＳ型半導体素子と、 前記素子分離領域に位置する前記半導体基板上に形成さ
    れ、かつ前記第１絶縁膜と異なる膜厚を有する第２絶縁
    膜と、前記第２絶縁膜上に形成された素子分離用電極と
    、前記素子分離用電極の上面および側面を覆う第３絶縁
    膜とを含む素子分離構造とを含み、 前記素子分離用電極は前記素子分離領域を介して隣接さ
    れる前記第１ＭＯＳ型半導体素子の前記１対の不純物領
    域の一方と、前記第２ＭＯＳ型半導体素子の前記１対の
    不純物領域の一方とに挾まれるように位置する、半導体
    装置。
  2. （２）半導体基板上の素子形成領域に形成されたＭＯＳ
    型半導体素子と、前記半導体基板上の素子分離領域に絶
    縁膜を介して形成された素子分離用電極を備えた素子分
    離構造とを含む半導体装置の製造方法であって、 前記半導体基板の主表面上に第１絶縁膜、第１導電層お
    よび第２絶縁膜を順次形成する工程と、前記第２絶縁膜
    、第１導電層および前記第１絶縁膜を所定の形状にパタ
    ーニングする工程と、前記半導体基板の表面上およびパ
    ターニングされた層の表面上に第３絶縁膜を形成する工
    程と、前記第３絶縁膜を異方性エッチングすることによ
    って前記第１導電層の表面上に前記第２絶縁膜を残余し
    、さらに前記第１導電層の側面に前記第３絶縁膜からな
    るサイドウォールスペーサを形成する工程と、 前記異方性エッチングにより露出した前記半導体基板の
    表面上に第４絶縁膜を形成する工程と、前記第４絶縁膜
    、前記サイドウォールスペーサおよび前記第２絶縁膜の
    表面上に第２導電層を形成する工程と、 前記第２導電層をパターニングすることによって前記第
    ４絶縁膜上にゲート電極を形成する工程と、 前記サイドウォールスペーサを備えた前記第１導電層お
    よび前記ゲート電極をマスクとして前記半導体基板中に
    不純物を導入し、前記半導体基板と逆導電型の不純物領
    域を形成する工程とを備えた、半導体装置の製造方法。
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KR1019890017131A KR920010829B1 (ko) 1989-02-10 1989-11-24 필드쉴드소자 절연구조를 가지는 반도체장치 및 그의 제조방법
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111445A (ja) * 1990-08-31 1992-04-13 Fujitsu Ltd 半導体装置の製造方法
US5557135A (en) * 1991-10-17 1996-09-17 Nippon Steel Semiconductor Corporation Semiconductor device with field shield isolation structure and a method of manufacturing the same
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498898A (en) * 1993-12-28 1996-03-12 Nippon Steel Corporation Semiconductor device using element isolation by field shield
JP2616706B2 (ja) * 1994-08-04 1997-06-04 日本電気株式会社 半導体装置およびその製造方法
US5629552A (en) * 1995-01-17 1997-05-13 Ixys Corporation Stable high voltage semiconductor device structure
KR100215759B1 (ko) * 1994-12-19 1999-08-16 모리시타 요이치 반도체 장치 및 그 제조방법
US5814875A (en) * 1995-01-31 1998-09-29 Nippon Steel Corporation Semiconductor device and method of manufacturing the same apparatus and method for providing semiconductor devices having a field shield element between devices
JPH08288379A (ja) * 1995-02-17 1996-11-01 Nippon Steel Corp 半導体装置及びその製造方法
US5767542A (en) * 1996-05-28 1998-06-16 Analog Devices, Inc. Matching parasitic capacitances and characteristics of field effect transistors
TW312831B (en) 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(3)
TW302524B (en) * 1996-08-16 1997-04-11 United Microelectronics Corp Memory cell structure of dynamic random access memory and manufacturing method thereof
US5739060A (en) * 1996-08-16 1998-04-14 United Microelecrtronics Corporation Method of fabricating a capacitor structure for a semiconductor memory device
US5759890A (en) * 1996-08-16 1998-06-02 United Microelectronics Corporation Method for fabricating a tree-type capacitor structure for a semiconductor memory device
TW366592B (en) * 1996-08-16 1999-08-11 United Microelectronics Corp DRAM memory and the manufacturing method for the memory cells
TW308727B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (4)
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
TW306036B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 2)
TW306064B (en) * 1996-08-16 1997-05-21 United Microelectronics Corp Semiconductor memory device with capacitor (part 6)
TW308729B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (3)
TW312828B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor(5)
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
TW427012B (en) * 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
US5811848A (en) * 1996-08-16 1998-09-22 United Microelectronics Corporation Capacitor structure for a semiconductor memory device
TW304290B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp The manufacturing method for semiconductor memory device with capacitor
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
JPH10163268A (ja) * 1996-12-03 1998-06-19 Seiko Epson Corp 半導体装置の実装構造、およびそれを用いた通信装置
US6215152B1 (en) * 1998-08-05 2001-04-10 Cree, Inc. MOSFET having self-aligned gate and buried shield and method of making same
US10217795B1 (en) * 2017-08-23 2019-02-26 Sandisk Technologies Llc Memory cell for non-volatile memory system
US10283562B2 (en) 2017-08-23 2019-05-07 Sandisk Technologies Llc Process for fabricating three dimensional non-volatile memory system
US10249682B2 (en) 2017-08-23 2019-04-02 Sandisk Technologies Llc Non-volatile memory system with serially connected non-volatile reversible resistance-switching memory cells
US12119300B2 (en) 2022-05-12 2024-10-15 Nxp Usa, Inc. Transistor circuits with shielded reference transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5132459A (en) * 1974-09-13 1976-03-19 Mitsubishi Heavy Ind Ltd Atsuenki no roorukumikaesochi
JPS608236B2 (ja) * 1980-07-23 1985-03-01 富士通株式会社 インクリボン切替制御方式
JPS57201048A (en) * 1981-06-03 1982-12-09 Toshiba Corp Semiconductor device
JPS582068A (ja) * 1981-06-26 1983-01-07 Toshiba Corp 半導体装置およびその製造方法
US4561170A (en) * 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
IT1213249B (it) * 1984-11-26 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori.
US4825278A (en) * 1985-10-17 1989-04-25 American Telephone And Telegraph Company At&T Bell Laboratories Radiation hardened semiconductor devices
JPS62122174A (ja) * 1985-11-21 1987-06-03 Nec Corp 電界効果半導体装置および製造方法
JPS62162353A (ja) * 1986-01-13 1987-07-18 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
JP2588732B2 (ja) * 1987-11-14 1997-03-12 富士通株式会社 半導体記憶装置
US4900693A (en) * 1987-12-21 1990-02-13 United Technologies Process for making polysilicon field plate with improved suppression of parasitic transistors
US5014099A (en) * 1988-05-26 1991-05-07 Texas Instruments Incorporated Dynamic RAM cell with trench capacitor and trench transistor
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
FR2635408B1 (fr) * 1988-08-11 1992-04-10 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
US5181094A (en) * 1988-09-29 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Complementary semiconductor device having improved device isolating region
JPH0770724B2 (ja) * 1988-12-08 1995-07-31 三菱電機株式会社 半導体装置
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111445A (ja) * 1990-08-31 1992-04-13 Fujitsu Ltd 半導体装置の製造方法
US5557135A (en) * 1991-10-17 1996-09-17 Nippon Steel Semiconductor Corporation Semiconductor device with field shield isolation structure and a method of manufacturing the same
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
US6274919B1 (en) 1995-06-07 2001-08-14 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure

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Publication number Publication date
KR910010713A (ko) 1991-06-29
US5521419A (en) 1996-05-28
DE3937502A1 (de) 1990-08-16
DE3937502C2 (de) 1995-06-08
KR920010829B1 (ko) 1992-12-17

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