JPH02211662A - 共通基板上にバイポーラ及びｃｍｏｓトランジスタを製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮■圀１ 本発明は、共通基板上にバイポーラトランジスタと相補
型電界効果トランジスタを使用する集積回路の製造に関
するするものであって、更に詳細には、Ｂ１ＣＭＯＳプ
ロセスとして知られる半導体製造方法に関するものであ
る。特に、本発明は、Ｐ型とＮ型の埋め込み層が互いに
自己整合されており、且つエピタキシャル層内のＰ型ウ
ェル及びＮ型ウェルが互いに自己整合されており且つ実
質的に同一面上であるプロセスを提供するものである。

更に、本発明プロセスは、バイポーラ装置用の多結晶シ
リコン負荷抵抗及び二重拡散エミ・ンタの形成を可能と
するものである。本発明方法は、更に、電気的導体を分
離するか又はこのような回路において電気的導体を基板
から分離するパッシベーション層内に開口を形成する改
良した技術を提供するものである。

藍未辣迷 多（の異なったＢ　ｉ　ＣＭＯＳプロセスが半導体製造
技術において知られている。しかしながら、このような
プロセスは、多数の欠点を有するものである。このよう
なプロセスの欠点としては、基板内にＰ型及びＮ型埋め
込み層を整合する上での困難性、及び基板上に設けたエ
ピタキシャル層内におけるＰ及びＮ導電型ウェルを平坦
化させる上での困難性等である。

従来のＢ１ＣＭＯＳプロセスの別の欠点としては、この
プロセスを使用して製造される構成体内に多結晶抵抗を
製造することの困難性である８プロセスステツプの順番
の為に多結晶シリコンを正確にドープし且つ所望の抵抗
を得ることが困難であった。プロセス技術におけるこの
ような限定事項は、回路設計者の自由度を不当に制限す
るものであり、従って望ましいものではない。

別の欠点は、現在集積回路の製造において公知の多数の
層の電気的相互接続を使用することに関するものである
。例えば、二つの層の多結晶シリコン相互接続を使用す
る集積回路は公知であり、個を超えたメタル層を使用す
る回路も公知である。これらの回路を製造する場合、絶
縁層を介して下側の導電性ないしは半導電性の領域へコ
ンタクト開口を形成せねばならない場合に欠陥が発生す
ることが多い。

与えられた寸法の集積回路上の能動装置及び受動装置の
集積度が継続的に増加すると、信頼性のあるコンタクト
開口を形成することの重要性が一層増加する。従来の集
積度の低い回路においては、コンタクトを形成する為に
大きな面積を使用することが可能であり、大きな開口を
使用することを可能とし、且つ比較的厚い層のメタルな
いしは多結晶シリコン接続部を使用することを可能とし
ていた。層の厚さが厚いので、下側に存在する表面に段
差部ないしはその他の凹凸をトラバース即ち横断する上
での困難性を最小とされた。

ますます大型化する集積回路が出現し１例えばチップ上
に百方以上のトランジスタを有する回路が出現するにい
たり、非常に小さな特長寸法が必要とされ、大きなコン
タクト開口及び厚い電気接続層を使用することの可能性
は減少される。従って、このような回路に対する信頼性
のある電気的接続を設けることが一層困難となっている
。

更に、デバイスのスケーリング即ち縮尺が集積回路技術
における特長寸法を継続的に小さくすると、コンタクト
の形成は一層困難なものとなる。

従来のプロセスにおいては、典型的にウェットエッチが
使用されており、それは、等方的な性質のものであるか
ら、開口に傾斜部を与え、それはメタルのステップ力バ
レッチ即ち段差被覆を良好なものとしていた。しかしな
がら、回路の集積度が増加すると、ウェットエッチによ
りコンタクト領域がメタル又はその他の導体が付着形成
されている箇所へ拡張され、その開口にメタル（金属）
を充填すると、隣接する導体領域間にショートが形成さ
れる。

集積回路におけるエミッタを製造する為に多数の技術が
知られている。例えば、公知のマスキング及び拡散ない
しはイオン注入プロセスを使用するエミッタの製造が公
知である。より最近では、例えば多結晶シリコン等のド
ープした上側に存在する層からの不純物の外拡散からエ
ミッタを製造することが公知となった。

しかしながら、従来のプロセスのこの側面は、種々の欠
点を有している。従来の拡散／イオン注大技術は、マス
クを形成し且つマスク内の開口を介して不純物を導入す
ることを必要とする。そのマスクはトランジスタの周囲
部分又はその他の周囲領域に関して正確に位置決めされ
ねばならず、整合エラーに対して公差が与えられねばな
らない。この事は、形成されるデバイスの寸法を不所望
に増大させる。ドープした多結晶シリコン層からの不純
物の外拡散によるエミッタの形成も種々の欠点を有して
いる。特に、典型的に、二酸化シリコンからなる非常に
薄い層は、エミッタコンタクト領域を形成する前及びそ
の期間中に、基板を空気に露呈させて基板上に形成され
る。この界面酸化物は、エミッタの直列抵抗を不所望に
増大させる。更に、外拡散プロセスは、浅いエミッタの
為に、非常に浅いベース領域を必要とする。このような
浅いベースは、高いベース抵抗を有するものとして知ら
れており、その際にスイッチング速度を不所望に増加さ
せることとなる。

１−追 本発明は、以上の点に鑑みなされたもので、上述したご
とき従来技術を解消し、ＢｉＣＭＯ３集積回路内に自己
整合した埋め込み層及び自己整合した同一面上のウェル
な形成する技術を提供することを目的とする。

橢−滅 本発明によれば、従来の二酸化シリコン上に窒化シリコ
ンを設けたマスクを使用して第一導電型埋め込み層をド
ープして、所望としない箇所においてウェハの一部から
のドーピングを阻止する。ついで、ドープされた領域を
充分な厚さの一酸化シリコンで酸化して、この領域から
の別の不純物を阻止する。ついで、窒化シリコンを除去
し、且つ厚い二酸化シリコンをマスクとして使用して、
反対導電型埋め込み層をドープする。このプロセスが完
了すると、二酸化シリコン層を除去し、且つエピタキシ
ャル層を形成する。ついで、バイポーラ装置及びＣＭＯ
３装置用のＰ及びＮの導電型ウェルな、同様の技術を使
用して、形成する。後に、本発明方法の好適実施例にお
いては、多結晶シリコン層を付着形成し、それをマスク
し、且つそれをドープし、ついて従来のフォトリソグラ
フィー技術を使用してパクーニングすることにより、多
結晶シリコン抵抗を形成する。

本発明は、更に、導電層を互いに分離するか、又は下側
に存在する半導体から分離する絶縁層内に開口を形成し
且つ平坦化させる技術を提供するものであり、それは例
えばこのような開口の端部によって発生される凹凸をよ
り信頼性をもってトラバース即ち横断して電気的接続を
形成することを可能とする。本発明技術を使用して、半
導体構成体上に所望の電極バクーンを形成した後に、そ
の電極パターンを二つの物質層、即ち最初にドープして
いない二酸化シリコンからなる比較的薄い層を形成し、
ついでボロン及び燐をドープした二酸化シリコンからな
る比較的厚い層を形成することにより被覆する。好適実
施例においては、上側に存在する厚い層をドープする為
に約２％のボロン及び６．５％の燐を使用する。上側の
層を適宜の温度で加熱することにより、それは比較的自
己平坦化する傾向となり、より平坦な表面を提供し、そ
の上にコンタクトマスクを画定することが可能である。

未ドープ及びドープしたガラスの両方を、最初に、ドラ
イな非等方性プロセスを使用してエツチングし、コンタ
クト開口用の垂直な側部な形成する。ついで、弗化水素
酸混合物を使用して絶縁層をエツチングすることにより
、等方性プロセスは、それが未ドープの下側に存在する
ガラスに到達すると、停止する。ドライプロセスとウェ
ットプロセスの組合せは、最上部領域において、滑らか
な外形を有し且つ垂直な側部を有する開口へ傾斜するコ
ンタクト開口を供給し、前記垂直な側部な有する開口に
おいて、下側に存在する導電層へ延在する。

好適実施例においては、集積回路においてコンタクト開
口を形成する方法が、選択物質上に未ドープの二酸化シ
リコンからなる第一層を付着形成し、前記第一層上にド
ープした二酸化シリコンからなる第二層を付着形成し、
ついでコンタクトマスクを形成するステップを包含して
いる。コンタクト開口は、これら両方の層を介して非等
方的にエツチングし、ついで等方向にエツチングして滑
らかな外形の形状を形成する。

本−発明は、バイポーラトランジスタにおいて改良した
エミッタを形成し、より低い抵抗を□有するより漂いベ
ース領域を形成することを可能とすると共に、バイポー
ラトランジスタ内においてエミッタのほぼ完全な自己整
合を与える技術を提供している。本発明技術を使用して
、二酸化シリコン又はその他の絶縁物質からなる層を、
エミッタを形成することを所望する領域全体にわたって
形成し、且つその中に開口を設ける。該開口を介して所
望の導電型の不純物を導入し、エミッタを形成する。つ
いで、該開口にわたって及びその周囲の絶縁層上に多結
晶シリコンからなる層を付着形成する。この多結晶シリ
コン層をドーピングした後に、本構成体を加熱して、該
多結晶シリコンからの外拡散を発生させ且つ該基板内へ
の拡散を起こさせる。この拡散は、界面酸化物をブレー
クダウンすることを助けその際に全体的なデバイス性能
を改善する。

本発明の好適実施例においては、半導体構成体内にドー
プしたエミッタ領域を形成する方法が、所定の位置に開
口を持ったマスクを形成することにより、エミッタに対
する半導体基板上の位置を画定することを有している。

ついで、その開口を介して、選択した導電型不純物源か
ら該基板内にドーパントを導入する。ついで、該領域と
接触し該開口全体にわたり所定の物質からなる層を付着
形成し、その物質は該選択した導電型のドーパントを有
している。最後に、その層を処理して、該層内のドーパ
ントの幾つかを基板内に移動させる。

実ＪＥ例 以下、添付の図面を参考に、本発明の具体的実施の対応
について詳細に説明する。

本発明方法を好適実施例に付いて説明するが、図面の左
側部分はＣＭＯＳトランジスタの形成を示しており、一
方布側部分はバイポーラトランジスタの形成を示してい
る。

第１図は、バイポーラ相補型金属酸化物半導体（Ｂ　ｉ
　ＣＶＤ３）構成体が製造される半導体構成体の一部を
示した断面図である。第１図の構成体は、Ｐ型シリコン
基板ｌＯを有しており、その上に比較的薄い二酸化シリ
コンからなる層１２が公知の熱酸化プロセスによって形
成されている。層１２の上表面上に、窒化シリコン層１
５を、ＣＶＤを使用して付着形成させる。ついで、公知
のフォトリングラフィ技術を使用して、該窒化シリコン
をマスクし且つエツチングして、Ｐ導電型埋め込み層を
形成することを所望する箇所である領域１７を露出させ
る。この埋め込み層はボロン又はその他のＰ型ドーパン
トを使用してイオン注入により形成する。ついで、酸化
ステップを行なって、Ｐ型ドーパントを導入した箇所の
構成体部分上に二酸化シリコンからなる比較的厚い領域
２０を形成する。好適実施例においては、層２０は、充
分に厚く、爾後のイオン注入ステップの期間中に、それ
を介してイオンが通過することを防止する。これらのス
テップの後に得られる構成体の様相を第１図に示しであ
る。

ついで、残存する窒化シリコン層１５を公知のウェット
エツチングプロセスを使用して除去し、且つＮ型埋め込
み層注入を、例えば、砒素、燐、又はその他の適宜のド
ーパントを使用して実施する。ついで、残存する全ての
二酸化シリコン領域１２及び２０を、シリコン表面１０
から除去し、且つエピタキシャルシリコン層２２を付着
形成する。このステップの期間中、注入したＰ型及びＮ
型不純物が、外側へ拡散して、Ｐ型埋め込み層２４及び
Ｎ型埋め込み層２５を形成する。ついで、本構成体を酸
化して、エピタキシャル層の上表面全体にわたって薄い
二酸化シリコン層２７を形成し、ついで酸化物層２７の
上に別の窒化シリコン層２９を付着形成する。これらの
ステップの後に得られる構成体の様相を第２図に示しで
ある。

窒化シリコン層２９を形成した後に、別の公知のフォト
リソグラフィプロセスを実施して、Ｎ導電型ウェルを形
成することを所望するエピタキシャル層の部分を画定す
る。これらの領域は、バイポーラトランジスタ及びＰチ
ャンネルＭＯＳトランジスタの位置に対応している。Ｎ
型ウェルを形成することを所望する領域から窒化シリコ
ン２９を除去した後に、別のイオン注入ステップにより
砒素、燐又はその他の適宜の不純物を導入して、第３図
に示したＮ型ウェル３０を形成する。好適には１０１６
原子数／　ＣＣの不純物濃度へＮ型ウェルをイオン注入
した後に、本構成体を酸化して注入したＮウェルの上に
薄い二酸化シリコン層（不図示）を形成する。好適実施
例においては、層２０は、充分に厚く、従って爾後のイ
オン注入ステップの期間中に、それを介してイオンが通
過することを防止する。ついで、公知のウェットエツチ
ング技術を使用して、残存する窒化シリコンを除去し、
ついで、Ｐウェル注入３２が、ＮチャンネルＭＯＳトラ
ンジスタを形成することを所望するエピタキシャル層の
領域をドープする。Ｐ型ドパントをドライブインした後
に、全ての二酸化シリコンを除去して、第３図に示した
如き断面形状を有する構成体を形成する。本プロセスの
この段階において、自己整合した二つのウェルな有する
構成が形成されており、その場合、Ｎウェル及びＰウェ
ルは基本的に平坦な上、部表面を有している。好適なこ
とには、この事は、単一の焦点面内にあるＰウェル及び
Ｎウェルを与えている。被写界深度が浅い現在の技術水
準におけるマスク結像技術の場合にはこの事は顕著な利
点を与えるものである。もちろん、何千もの同様な構成
がウェハ上の外の箇所に存在することが可能である。

ついて、Ｐウェル内の活性デバイス区域に対してマスク
を画定する。この事は、最初に別の薄い二酸化シリコン
層を形成し且つ本構成体の全表面にわたって窒化シリコ
ン層を被着し、ついでＮチャンネルデバイスを形成する
為にＮ型不純物が所望されるＰウェル３２の領域をフ］
トリソグラフィによって露出させることによって達成す
ることが可能である。第４図に示した如く、−様なイオ
ン注入を行なうことにより、所望の位置に５×ＩＱ　１
６原子数／　ｃ　ｃの濃度にＰ型不純物３３が導入され
る。

Ｐ型不純物を導入した後に、フォトレジスト３４を除去
し且つ新たな層を付着形成して、Ｐウェル３２内のシリ
コンを保護する。ついで、再度従来のフォトリンゲラフ
ィブロセスを使用して、この新たなフォトレジストをパ
ターン形成して、二酸化シリコンフィールド分離が所望
される箇所においてＮウェル３０内の区域を露出させる
。フォトレジスト層をマスクとして使用して窒化シリコ
ン層をエツチングした後に、本構成体を長期の酸化プロ
セスに露呈させて、窒化シリコンが下側に存在するシリ
コンを被覆していない箇所においてフィールド酸化層３
５を形成する。（第５図参照。）−射的に、このフィー
ルド酸化物は、各トランジスタを取り囲み、それを、基
板上のその他の全てのトランジスタから電気的に分離す
る。更に、このフィールド酸化物領域は、バイポーラト
ランジスタのコレクターコンタクトを、後述する如く、
隣接する領域から分離している。

フィールド酸化ステップの後に、全ての窒化シリコンを
除去する。所望により、本プロセスのこの段階において
犠牲酸化ステップを行なって、デバイスの上部表面の小
さな部分を酸化して除去し、更に本構成性体を平坦化さ
せる事が可能である。ついで第５図に示した如くスレッ
シュホールド注入を実施して、本構成体内に形成された
能動ないしは活性デバイスのスレッシュホールド電圧を
調節する。この段階において、本構成体は、シリコン基
板１０と、Ｎ型埋め込み層２５とＮウェル３０と、Ｐ型
埋め込み層３４と、Ｐウェル３２と、二酸化シリコンフ
ィールド領域３５とを有している。犠牲酸化ステップを
実施した場合には、その結果得られる二酸化シリコンを
除去する。このステップに続いて、その際に露出される
上部シリコン表面を酸化して、薄い二酸化シリコン層３
８を与え、その層はＣＭＯＳデバイスにおけるゲト絶縁
膜として機能する。好適実施例において、ゲート絶縁膜
３８は約２００人の厚さである。

ゲート酸化膜３８を形成した後に、本構成体全体にわた
って、多結晶シリコンからなる第一層４０（第６図参照
）を付着形成し、且つドープしてそれを導電性とさせる
。ついで、従来のマスキング及びエツチング技術を使用
して、該多結晶シリコン即ちポリシリコンをＣＭＯＳト
ランジスタのゲート４１及び４２内に画定させる。Ｎチ
ャンネルトランジスタのゲート４１及びＰチャンネルト
ランジスタのゲート４２は第６図に示しである。

好適実施例においては、多結晶シリコンからなる第一層
は約３２５０人の厚さである。これらのゲトの形成の後
に、本構成体をマスクして、Ｎチャンネルデバイスのみ
を露出させ、ついでこれらのゲートをマスクとして使用
して、Ｎ導電型不純物で軽度にイオン注入を行なって、
Ｐウェル３２内にドープ領域４５を形成する。これらの
領域は、ＮＭＯＳトランジスタ用の「軽度にドープした
」構成を与える。

例えば、ＣＶＤによって、シリコンエピタキシャルウェ
ル３０及び３２及び多結晶シリコン層４０上に二酸化シ
リコンからなる薄い層（不図示）を付着形成する。好適
には、約２５００人の二酸化シリコンを付着形成する。

ついで、非等方的エツチングを行なって、第６図に示し
た如く、側壁スペーサー酸化領ｔ１４７を形成する。

スペーサーを形成した後に、コレクターコンタクト５６
を所望する箇所（第７図参照）を除いて全てのバイポー
ラ領域上、及び全てのＰチャンネルＭＯ３領域上にマス
ク（不図示）を形成する。

ついで、イオン注入ステップを実施して、Ｎ導電型源及
びドレイン、Ｎ導電型コレクターコンタクト５６、及び
当接するコンタクト５５をドープする。好適実施例にお
いては、これらの領域は、Ｎ導電型不純物の１０２０原
子数／　ｃ　ｃでドープする。そのドーピング操作に続
いて、バイポーラトランジスタの真性ベース５２が所望
される箇所を除いてウェハの全ての表面にわたって別の
マスク（不図示）を形成する。ついで、本構成体をＰ導
電型ドーパントでイオン注入して、バイポーラトランジ
スタのベース領域をドープする。ついで、このマスクを
除去し、且つＰチャンネルＭＯＳトランジスタのＰ型ソ
ース及びドレイン領域５０のみならず、バイポーラトラ
ンジスタの外因的即ち不真性ベース５４を所望する箇所
を除いて本構成体の表面全体にわたり新たなマスク５７
を形成する。別の注入を行なって、この場合に、Ｐチャ
ンネルソース及びドレイン及びバイポーラトランジスタ
の外因的ベースを形成する。第７図は、Ｐチャンネルソ
ース／ドレイン５０、真性バイポーラベース５２、外因
性バイポーラベース５４、且つ前にトープしたＮチャン
ネルソース及びドレイン５３を有するその結果書られる
構成体を示している。当接用コンタクト５５も示めされ
ている。

全てのフォトレジストを本構成体の表面から除去し、且
つ約２００人の厚さの二酸化シリコンから熱的に形成さ
れる層６０を成長形成し、ついでＣＶＤにより１２００
人だけ付着形成させる。

（第８図参照）。この薄い層６０は、本構成体の全表面
を被覆し、即ち、多結晶シリコンゲート電極及び当接用
コンタクト、シリコンエピタキシャル層の露出上部表面
、及びフィールド酸化物領域の表面全てである。高温度
酸化物からなる層６０は、多結晶シリコン電極の第一層
を、ビア即ち貫通導体が形成される箇所を除いて、第二
層から電気的に分離する。

薄い酸化物層６０を形成した後に、マスクを形成して、
多結晶シリコンからなる第二層を本構成体の表面とコン
タクト即ち接触させることを所望する箇所にコンタクト
開口を画定する。このような位置の１つは、当接用コン
タクト区域のドープ領＠５５の上方である。別のこのよ
うな領域は、バイポーラトランジスタのエミッタ６２が
形成される箇所である。

ついで、公知のエツチング技術を使用して、酸化物層６
０を介して開口をエツチング形成し、且つ本構成体の上
部表面全体に約１５００人の厚さの多結晶シリコンから
なる第二層６３を付着形成する。この多結晶シリコンか
らなる第二層は、多結晶シリコンからなる第一層と接触
し、且つ当接用即ち突合せコンタクト４０において下側
に存在するドープ領域５５と接触し、且つエミッタ６２
を形成すべきバイポーラトランジスタ区域内のエピタキ
シャル層とコンタクトする。

多結晶シリコンからなる第二層を付着形成した後に、−
様なイオン注入ステップを行なって、多結晶シリコンか
らなる第二層をドープし、且つその抵抗を低下させる。

この注入は、抵抗に適した高抵抗多結晶シリコンを提供
する。しかしながら、従来のプロセスと対照的に、この
ポリシリコンも回路の負荷要素として使用される。本発
明プロセスを使用して製造されるスタティックランダム
アクセスメモリー（ＳＲＡＭ）に対する負荷抵抗として
使用される場合、この多結晶シリコン層は、非常に高い
抵抗値を有しており、それはギガオームの程度である。

酸化物上に付着形成されたポリシリコンの非常に低い容
量は、拡散負荷を使用した従来のプロセスよりも一層高
速のスイッチング速度を与える。

より低い抵抗領域も必要とされる場合には、爾後のマス
ク注入を使用して、多結晶シリコンからなる第二層の領
域を更にドープすることが可能である。ついで、従来の
フォトリソグラフィ技術を使用して、多結晶シリコンか
らなる第二層をマス少し、且つエツチングして、当接用
即ち突合せコンタクト、エミッタコンタクト及び抵抗（
不図示）を画定する。このエミッタは、多結晶シリコン
からなる第二層からの外拡散による不純物によって形成
される。パターニングを行なう前に、多結晶シリコンか
らなる第二層をドープすることにより、マスク不整合に
起因するドーパントの配置間違いは防止される。本プロ
セスのこの段階における本構成体の様相は第８図に示し
である。

前述した説明においては、エミッタは、ドープした多結
晶シリコン層６３からの拡散によって形成した。これは
、自己整合したエミッタ６２を与え、従って有利なもの
であるが、このエミッタ形成の方法は、非常に浅いＮ導
電型エミッタを形成し、それは非常に浅いベースを必要
とする。このような浅いベースは、大きなベース抵抗を
有するものとして知られている。更に、ドープした多結
晶シリコンから自己整合したエミッタを形成する場合、
通常インターフェース即ち、界面酸化物として知られて
いる非常に薄い二酸化シリコン層が多結晶シリコン下側
のエピタキシャルシリコンの上部表面上に存在する。こ
の界面酸化物は、エミッタコンタクトの抵抗を増加させ
る。本発明の別の方法においては、これらの欠点は、２
ステツププロセスを使用して、エミッタをドーピングす
ることによって解消している。第一ステップにおいて、
多結晶シリコンの第二層を形成する前に、層６０内の開
口か又は従来のマスキング操作のいずれかを使用して、
エミッタをドープする。後者の場合、本構成体の上部表
面全体にわたってフォトレジストマスクを付着形成し、
その中に開口を形成し、且つドーパントを導入して、エ
ミッタを画定する。ついで、このマスクを剥離し、且つ
多結晶シリコンからなる第二層を付着形成し且つドープ
して、自己整合したエミッタコンタクト領域を形成する
。この技術を使用することにより、一層深いエミッタと
することが可能であり、その際にベース抵抗を最小とし
、更に非常に低い界面抵抗を持った実質的に自己整合し
たエミッタコンタクトを与える。なぜならば、多結晶シ
リコンからのドーパントの外拡散は、界面酸化物の抵抗
をプレクダウン即ち破壊することを助けるからである。

ある従来の構成においては、この界面酸化物抵抗は非常
に高く、その界面をブレークダウンするのに構成体を加
熱することを必要とする程であった。ＢｉＣＭＯ３構成
体を加熱することは、ＭＯＳトランジスタ用のドーパン
トを移動させることとなり、プロセス制御を行なうこと
を著しく困難なものとするので望ましいことではない。

本発明技術は、エミッタを形成する場合について上に説
明したが、多結晶又はアモルファスの層がシリコン本体
に対して低抵抗接続を形成せねばならない場合にはいっ
でも使用することが可能なものである。

多７結晶シリコンからなる第二層を画定した後に（上述
した実施例のいずれかによって）、例えばＣＶＤを使用
して、本構成体の上部表面全体にわたって約１０００人
の未ドープの低温度二酸化シリコンを付着形成する６つ
いで、上部表面全体にわたって約１１０００人のボロン
／燐をドープしたガラス６５　（ＢＰＳＧ）を付着形成
する。（第９図参照）。好適には、このガラスは、約２
ないし４重量％のボロン及び約５ないし７重量％の燐を
有するものである。約２％のボロン及び約６゜５％の燐
で、その各々が士約０．５％の場合に最良の結果が得ら
れる。これ以上にボロンが付加されると、結晶化が起こ
り、一方これ以上に燐を付加すると腐食が発生する場合
がある。このステップに対して第二ポリシリコン層６３
の分離を形成する為に二つの異なった層を使用すること
は、異なったエッチ速度を有する層を形成することとな
り、且つこのことはエッチストップとして作用する。燐
がリッチ即ち豊富にドープしたガラスは、１０％の弗化
水素酸溶液中において未ドープのガラスに関し約９・ｌ
のエッチ選択性を有している。後述する如く、この差動
エッチストップは、コンクク１〜位置の著しい不整合を
許容すると共に、電気的ショートの発生を防止する。

両方の層を付着形成した後に、ドープしたガラス６５を
、それを蒸気中において約９２０℃へ加熱することによ
り「リフロー（再流動）」させ、より滑らかな上部層と
させ、その際に改善したマスク整合及びエッチ位置決め
を可能とすると共に、改良したメタルのステップ力バレ
ッチ即ち段差被覆を行なうことを可能とする。リフロー
の後に、表面を所望の厚さだけエッチバックすることが
可能である。好適実施例においては、ウェットエツチン
グにより、約５０００人のガラスを除去する。一方、こ
のウェットエツチングは本プロセスにおいてより後の段
階まで延ばすことも可能であり、又ドライエツチングを
使用することも可能である。

ついで、マスクを使用して、反応性イオンエツチングを
行って、ドープしたガラス及び未ドープのガラスの両方
を介して完全にエツチングし、第９Ａ図により詳細に示
した如く、コンタクト開口を形成する。ついで、該マス
クを除去する前か又は後のいずれかにおいて、ｌＯ１の
緩衝弗化水素酸溶液を使用して、コンタクト開口を更に
エツチングする。ウェットエツチングは、ＢＰＳＧを除
去した後に基本的に停止し、第９Ｂ図に示した態様で、
未ドープの低温度酸化物を残存させる。

第９図においてこの技術を使用し、その層内の開口は、
Ｎ及びＰチャンネルデバイスの各々への接続を形成する
ことを可能とすると共に、バイボラトランジスタの各電
極への接続を形成することを可能とする。

コンタクト開口を形成する為の本発明技術の重要な利点
は、コンタクト開口がそれらの上端部において滑らかに
丸められた形状を有しており、後に形成されるべき電極
が下側に存在する構成体と接続する位置における垂直壁
ヘテーパーしていることである。この形状は、電気的接
続を与える為に使用される後に形成されるべき上側に存
在するメタル層に対し一層良好なステップ力バレッチ即
ち段差被覆を与えることを可能とする。

ついで、第１０図に示した如（、本構成体の上部表面全
体にメタル（金属）からなる第一層７０をスパッタ形成
し、かつ再度公知のフォトリソグラフィ技術を使用して
、パターン形成する。メタルア０の全体に二酸化シリコ
ンからなる薄い層７２を付着形成し、ついで付着形成し
た二酸化シリコン層７２の上にガラス層７４をスピンオ
ンにより形成し、本構成体を平坦化することを助長する
。本発明プロセスのこの段階における本構成体の様相は
第１０図に示しである。

ついで、余分なガラス７４をエツチング除去して、本構
成体を更に平坦化させ、且つ本構成体の上部表面全体に
メタル間酸化物層７６を付着形成させる。このメタル間
酸化物層７６内にコンタクト開口をエツチング形成し、
且つメタルからなる第二層７７を付着形成する。このメ
タルからなる第二層７７を再度従来のマスキング及びエ
ツチング技術を使用してパターン形成し、ついて構成体
全体をパッシベーション用物質８０で被覆する。

その結果書られる構成を第１１図に示しである。

以上、本発明の具体的実施の対応について詳細にしたが
、本発明はこれら具体例にのみ限定されるべきものでは
なく、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であるである事はもちるんである。

【図面の簡単な説明】

第１図ｉｆｆ：　Ｐ型埋め込み層及びその上側の二酸化
シリコン領域を形成した後の半導体構成体を示した概略
断面図、第２図はその次にエピタキシャル層を付着形成
した後の状態を示した概略断面図、第３図はその後にＰ
ウェル及びＮウェルを形成した後の状態を示した概略断
面図、第４図はその後にＮヂャンネルデバイス用のフィ
ールド領域を注入した後の状態を示した概略図断面図、
第５図はその後にスレッシュホールド調整用注入を行っ
た後の状態を示した概略断面図、第６図はその後にＭＯ
３Ｉ−ランシスクゲート上にスペーサー酸化物領域を形
成した後の状態を示した概略断面図、第７図はその後に
Ｐチャンネルソース／ドレイン及びバイポーラベースを
イオン注入した後の状態を示した概略断面図、第８図は
その後に電極からなる第二層を画定した後の状態を示し
た概略断面図、第９図はその後に中間の絶縁層を介して
電極からなる第二層へコンタクト開口をエツチング形成
した後の状態を示した概略断面図、第９Ａ図（Ｊ非等方
性エツヂングの後のコンタクト開口を示した概略拡大断
面図、第９Ｂ図は等方性エツチングの後のコンタクト開
口を示した概略拡大断面図、第１０図はその後に第一層
メタルの平坦化の後の状態を示した概略断面図、第１１
図は完成したＢｉｃＭＯ３構成体を示した概略断面図で
ある。 （符号の説明） １０　シリコン基板 ］２　二酸化シリコン層 １５、窒化シリコン層 ２２　エピタキシャルシリコン層 ２４．２５　埋め込み層 ３５・フィールド酸化層 ３８　ゲート酸化膜 ４０　ポリシリコン層 ４１．４２．ゲート ５３　ソース／ドレイン ５６　コレクターコンタクト ６５　：　ＢＰＳＧ 手続補正書 平成又部 ７月スえ日

Claims (1)

1. 【特許請求の範囲】 １、半導体構成体内にコンタクト開口を形成する方法に
   おいて、構成体上に未ドープの二酸化シリコンからなる
   第一層を付着形成し、前記第一層上にドープした二酸化
   シリコンからなる第二層を付着形成し、前記第二層上に
   マスクを形成して前記第二層内にコンタクト開口を設け
   る位置を画定し、前記第一層及び第二層の両方を介して
   下側に存在する構成体に到達するまで非等方的に開口を
   エッチング形成し、前記第一層よりも前記第二層を選択
   的に侵食する物質で前記第一層及び第二層を等方的にエ
   ッチングする、上記各ステップを有することを特徴とす
   る方法。 ２、特許請求の範囲第１項において、前記第二層がボロ
   ンでドープされていることを特徴とする方法。 ３、特許請求の範囲第１項において、前記第二層が燐で
   ドープされていることを特徴とする方法。 ４、特許請求の範囲第１項において、前記第二層がボロ
   ン及び燐の両方でドープされていることを特徴とする方
   法。 ５、特許請求の範囲第４項において、前記第二層が２な
   いし４重量％のボロンでドープされていることを特徴と
   する方法。 ６、特許請求の範囲第４項において、前記第二層が５な
   いし７重量％の燐ででドープされていることを特徴とす
   る方法。 ７、特許請求の範囲第４項において、前記第二層が約２
   重量％のボロンでドープされており且つ約６．５重量％
   の燐でドープされていることを特徴とする方法。 ８、特許請求の範囲第１項において、前記第一層が前記
   第二層よりも厚さが薄いことを特徴とする方法。 ９、特許請求の範囲第８項において、前記第二層が約９
   ０００Åの厚さであり且つ前記第一層が約１０００Åの
   厚さであることを特徴とする方法。 １０、特許請求の範囲第１項において、前記第一層を付
   着形成するステップが、ＣＶＤを使用することを特徴と
   する方法。 １１、特許請求の範囲第１項において前記非等方的にエ
   ッチングするステップが弗化水素酸においてエッチング
   することを特徴とする方法。 １２、特許請求の範囲第１項において、前記マスクを形
   成するステップの前に、前記第二層を加熱するステップ
   を実施することを特徴とする方法。 １３、特許請求の範囲第１１項において、前記加熱ステ
   ップは、前記第二層を蒸気中において約９２０℃へ加熱
   することを特徴とする方法。 １４、特許請求の範囲第１項において、前記等方的にエ
   ッチングするステップが、反応性イオンエッチングを行
   うことを特徴とする方法。 １５、半導体内にコンタクト開口を形成する方法におい
   て、半導体基板上に未ドープの二酸化シリコンからなる
   第一層を付着形成し、前記第一層上に燐及びボロンの両
   方でドープされている二酸化シリコンからなる第二層を
   付着形成し、少なくとも前記第二層をそれが平坦となる
   ような温度へ加熱し、前記第二層上にマスクを形成して
   前記第二層内にコンタクト開口を形成する位置を画定し
   、反応性イオンエッチングを使用して前記第一層及び第
   二層の両方を介して開口をエッチング形成しその際に下
   側に存在する構成体の一部を露出させ、前記第一層及び
   第二層を弗化水素酸で等方的にエッチングする、上記各
   ステップを有することを特徴とする方法。 １６、半導体構成体のコンタクト開口において、オーミ
   ックコンタクトが所望される領域、前記領域上に第一開
   口を有する未ドープの二酸化シリコンからなる第一層、
   前記第一層上に配設されており且つ前記第一開口上に第
   二開口を有するドープした二酸化シリコンからなる第二
   層、を有することを特徴とするコンタクト開口。 １７、特許請求の範囲第１５項において、前記第二開口
   が前記第一開口よりも大きく且つ前記第一開口の全てを
   取り込んでいることを特徴とするコンタクト開口。 １８、特許請求の範囲第１６項において、前記第一開口
   が前記第一層を介して延在し前記第一層内に実質的に垂
   直な側壁を形成していることを特徴とするコンタクト開
   口。 １９、特許請求の範囲第１７項において、前記第二開口
   が前記第一層を介して延在し前記第二層内に垂直でない
   側壁を形成していることを特徴とするコンタクト開口。 ２０、特許請求の範囲第１５項において、前記第二層が
   ボロンをドープした二酸化シリコンを有していることを
   特徴とするコンタクト開口。 ２１、特許請求の範囲第１５項において、前記第二層が
   燐をドープした二酸化シリコンを有していることを特徴
   とするコンタクト開口。 ２２、特許請求の範囲第１５項において、前記第二層が
   ボロンと燐の両方でドープした二酸化シリコンを有する
   ことを特徴とするコンタクト開口。 ２３、特許請求の範囲第２２項において、前記ボロンが
   約２ないし４重量％有しており且つ前記燐が前記二酸化
   シリコンの約５ないし７重量％有していることを特徴と
   するコンタクト開口。 ２４、半導体構成体において同一面上のＰウェル及びＮ
   ウェルを形成する方法において、半導体基板をマスクし
   て第一マスク領域及び第二非マスク領域を画定し、前記
   非マスク領域内に第一導電型不純物を導入し、前記非マ
   スク領域を酸化し、前記半導体基板をマスクして前記第
   二非マスク領域を被覆し且つその際に前記第一領域を非
   マスク状態とし、前記第一領域内に反対導電型の不純物
   を導入し、前記第一領域を酸化する、上記各ステップを
   有することを特徴とする方法。