JPS60145651A - 半導体集積回路の抵抗形成方法 - Google Patents
半導体集積回路の抵抗形成方法Info
- Publication number
- JPS60145651A JPS60145651A JP59002442A JP244284A JPS60145651A JP S60145651 A JPS60145651 A JP S60145651A JP 59002442 A JP59002442 A JP 59002442A JP 244284 A JP244284 A JP 244284A JP S60145651 A JPS60145651 A JP S60145651A
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- JP
- Japan
- Prior art keywords
- resistor
- oxide layer
- type
- semiconductors
- substrate
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体集積回路の抵抗形成方法に係り特に高抵
抗を小面積で半導体ウェハー表面に形成する方法に関す
る。
抗を小面積で半導体ウェハー表面に形成する方法に関す
る。
（ｂｌ 技術の背景
近年、半導体集積回路（ＩＣ）は益々高密度化高集積化
が進み、ＬＳ Ｉ、ＶＬＳ Ｉが開発製造されるように
なってきた。従ってＩＣを構成する素子も極めて微細化
されており、例えば−個のＭＯ５型半導体素子は１０平
方ミクロン程度の面積内に納められている。
が進み、ＬＳ Ｉ、ＶＬＳ Ｉが開発製造されるように
なってきた。従ってＩＣを構成する素子も極めて微細化
されており、例えば−個のＭＯ５型半導体素子は１０平
方ミクロン程度の面積内に納められている。
このようにＬＳ Ｌ ＶＬＳ Ｉは微少なチンプに多数
の素子を搭載する必要があるが、一般に高抵抗素子を設
定する場合は、比較的広い面積を要し、これを短い電極
間隔製作することは困難であって、集積化の観点から小
面積で高抵抗を実現する方法が要望されている。
の素子を搭載する必要があるが、一般に高抵抗素子を設
定する場合は、比較的広い面積を要し、これを短い電極
間隔製作することは困難であって、集積化の観点から小
面積で高抵抗を実現する方法が要望されている。
ＩＣ） 従来技術と問題点
第１図は従来の方法による半導体集積回路の抵抗形成の
方法である。従来は抵抗をチップ上に形成する場合には
、抵抗をシート抵抗体として考え、その抵抗値をρとす
ると、電極間の抵抗値をパターンのシートの幅と長さと
で調整して抵抗値を決定していた。
方法である。従来は抵抗をチップ上に形成する場合には
、抵抗をシート抵抗体として考え、その抵抗値をρとす
ると、電極間の抵抗値をパターンのシートの幅と長さと
で調整して抵抗値を決定していた。
通電、ＭＯＳの基板に抵抗を形成する時にはソース、ド
レーンと同時に拡散することによって抵抗層が形成され
るが、抵抗値Ｒは近似的に第１式のように表現できる。
レーンと同時に拡散することによって抵抗層が形成され
るが、抵抗値Ｒは近似的に第１式のように表現できる。
Ｒ−ρｘ（Ｌ／Ｗ） （１）
Ｌ；抵抗のパターン上の長さ
Ｗ；抵抗のパターン上の幅
この式に従がえば、ρ−２００Ω／口とすると、例えば
Ｒ＝４にΩとするためにはＬ／Ｗの比を２０にする必要
があり、もし２５μｍの幅であるとすると長さは５００
μｍとなる。
Ｒ＝４にΩとするためにはＬ／Ｗの比を２０にする必要
があり、もし２５μｍの幅であるとすると長さは５００
μｍとなる。
このように高抵抗の場合は抵抗のパターンを長くする必
要があり、そのため広い面積を占有してパターンのレー
アウド上、好ましくないという欠点があった。
要があり、そのため広い面積を占有してパターンのレー
アウド上、好ましくないという欠点があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、シリコン基板」二に高
抵抗を小面積のパターンで提供することを目的とする。
抵抗を小面積のパターンで提供することを目的とする。
ｆｅ） 発明の構成
この目的は本発明によれば、導電型半導体の基板に選択
的に酸化シリコン層を形成し、該酸化シリコン層の両側
に反対導電型半導体を形成し、前記酸化シリコン層の底
面で、該反対導電型半導体のそれぞれが相互に連結して
抵抗体を形成することを特徴とする半導体集積回路の抵
抗形成方法を提供することによって達成できる。
的に酸化シリコン層を形成し、該酸化シリコン層の両側
に反対導電型半導体を形成し、前記酸化シリコン層の底
面で、該反対導電型半導体のそれぞれが相互に連結して
抵抗体を形成することを特徴とする半導体集積回路の抵
抗形成方法を提供することによって達成できる。
ｆｆｌ 発明の実施例
以下本発明の実施例を図面によって説明する。
第１図は本発明のによる高抵抗の生成方法を示す。
１はシリコン基板に燐等をドーピングしたＮ型シリコン
の基板、２はこのＮ型半導体ウェハーの基板に成長させ
た酸化シリコン層（Ｓｉ０２ ）である。
の基板、２はこのＮ型半導体ウェハーの基板に成長させ
た酸化シリコン層（Ｓｉ０２ ）である。
３と４は、Ｎ型シリコンの基板に前記成長させた酸化シ
リコン層２の両側から、例えば硼素等を拡散させてＰ型
半導体を生成させた部分のの断面図であって、Ｐ型半導
体３と４とのの深さは前記酸化シリコン層２の深さｄ、
より更に一層深いｄ２の深さに迄到達していることが必
要で、然も３と４とがｄｌより、深い部分で両者が連結
していて、互いに直列に接続されたＰ型半導体の径路と
して抵抗体を形成していて、電極端子５と電極端子６と
がＰ型半導体の径路３と４とから抵抗値が形成される。
リコン層２の両側から、例えば硼素等を拡散させてＰ型
半導体を生成させた部分のの断面図であって、Ｐ型半導
体３と４とのの深さは前記酸化シリコン層２の深さｄ、
より更に一層深いｄ２の深さに迄到達していることが必
要で、然も３と４とがｄｌより、深い部分で両者が連結
していて、互いに直列に接続されたＰ型半導体の径路と
して抵抗体を形成していて、電極端子５と電極端子６と
がＰ型半導体の径路３と４とから抵抗値が形成される。
本発明の製造方法を説明すると、シリコン基板に燐等を
ドーピングしたＮ型半導体ウェハーの基板の高抵抗を設
ける規定の位置に、予定の抵抗値を実現し得る酸化シリ
コンを選択生成させる。此の際の酸化シリコンの深さは
最大３μｍ程度まで可能であるが、次工程のＰ型半導体
の拡散の深さと最終的に形成される抵抗値から考慮して
決定される。
ドーピングしたＮ型半導体ウェハーの基板の高抵抗を設
ける規定の位置に、予定の抵抗値を実現し得る酸化シリ
コンを選択生成させる。此の際の酸化シリコンの深さは
最大３μｍ程度まで可能であるが、次工程のＰ型半導体
の拡散の深さと最終的に形成される抵抗値から考慮して
決定される。
次にセルフアライメント方式によって、シリコン基板面
の抵抗の端子になる部分にＰ型拡散を行うための窓を作
り、エピタキシャル方式によって、例えば硼素の拡散を
行ってＰ型半導体を形成するがこの拡散は窓を通して３
と４とのＰ型化を同時に実施する。
の抵抗の端子になる部分にＰ型拡散を行うための窓を作
り、エピタキシャル方式によって、例えば硼素の拡散を
行ってＰ型半導体を形成するがこの拡散は窓を通して３
と４とのＰ型化を同時に実施する。
このＰ型拡散法はエピタキシャル方式でなくとも、熱拡
散法、又はイオン注入法の何れを採用しても良い。
散法、又はイオン注入法の何れを採用しても良い。
７は薄い酸化膜、８ば電極端子のアルミニューム（八ｌ
）配線である。
）配線である。
（ｇｌ 発明の効果
以上詳細に説明したように、本発明の抵抗生成方法を採
用することにより、高密度のパターン設計が可能となり
、半導体集積回路の機能向上に供しうるという効果大な
るものがある。
用することにより、高密度のパターン設計が可能となり
、半導体集積回路の機能向上に供しうるという効果大な
るものがある。
第１図は本発明の半導体集積回路の抵抗の断面図である
。 図において、１はＮ型シリコンの基板、２はＮ型半導体
ウェハーの基板に成長させた酸化シリコン層、３と４は
酸化シリコン層の両側のＰ型半導体層、５と６はＰ型半
導体の径路の端子部、７は薄い酸化膜、８は電極端子で
ある。
。 図において、１はＮ型シリコンの基板、２はＮ型半導体
ウェハーの基板に成長させた酸化シリコン層、３と４は
酸化シリコン層の両側のＰ型半導体層、５と６はＰ型半
導体の径路の端子部、７は薄い酸化膜、８は電極端子で
ある。
Claims (1)
- 導電型半導体の基板に選択的に酸化シリコン層を形成し
、該酸化シリコン層の両側に反対導電型半導体を形成し
、前記酸化シリコン層の底面で、該反対導電型半導体の
それぞれが相互に連結して抵抗体を形成することを特徴
とする半導体Ｓ積回路の抵抗形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002442A JPS60145651A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路の抵抗形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002442A JPS60145651A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路の抵抗形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145651A true JPS60145651A (ja) | 1985-08-01 |
Family
ID=11529385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002442A Pending JPS60145651A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路の抵抗形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145651A (ja) |
-
1984
- 1984-01-09 JP JP59002442A patent/JPS60145651A/ja active Pending
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