JPH02211735A - ビット同期装置 - Google Patents
ビット同期装置Info
- Publication number
- JPH02211735A JPH02211735A JP1031794A JP3179489A JPH02211735A JP H02211735 A JPH02211735 A JP H02211735A JP 1031794 A JP1031794 A JP 1031794A JP 3179489 A JP3179489 A JP 3179489A JP H02211735 A JPH02211735 A JP H02211735A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift register
- input signal
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル移動通信等に利用するビ、ト同期
装置に関する。
装置に関する。
従来の技術
第２図は、従来のビット同期装置の構成を示す。
第２図において、２１は、入力信号であるＮＲＺ（Ｎｏ
ｎ Ｒｅｔｕｒｎ−ｔｏ −Ｚｅｒｏ ）信号の入力端
子、２２は、入力端子２１からのＮＦｔＺ信号を微分す
ることによシ、ＮＲＺ信号が反転したときに立ち上がる
パルス（以下、ＮＲＺ反転パルスという。）を出力する
微分器、２３は、入力端子２１に入力するＮＲＺ信号と
同期した周波数の信号を発振する発振器、２４は、発振
器２３からの信号によシ、■Ｚ倍信号の位相差が順次異
なる複数（＝ｎ）の信号を出力するシフトレジスタであ
る。
ｎ Ｒｅｔｕｒｎ−ｔｏ −Ｚｅｒｏ ）信号の入力端
子、２２は、入力端子２１からのＮＦｔＺ信号を微分す
ることによシ、ＮＲＺ信号が反転したときに立ち上がる
パルス（以下、ＮＲＺ反転パルスという。）を出力する
微分器、２３は、入力端子２１に入力するＮＲＺ信号と
同期した周波数の信号を発振する発振器、２４は、発振
器２３からの信号によシ、■Ｚ倍信号の位相差が順次異
なる複数（＝ｎ）の信号を出力するシフトレジスタであ
る。
また、２５は、後述するように、アップダウンカウンタ
２６の制御によシ、シフトレジスタ ２４の出力信号の
１つを選択して出力端子２７に出力するセレクタであシ
、アップダウンカウンタ ２６は、微分器２２からの罵
反転パルスと、セレクタ２５によシ選択されている現在
の出力信号の位相を比較し、出力信号の位相が遅れてい
る場合にダウンカウントし、他方、出力信号の位相が進
んでいる場合にアップカウントする。
２６の制御によシ、シフトレジスタ ２４の出力信号の
１つを選択して出力端子２７に出力するセレクタであシ
、アップダウンカウンタ ２６は、微分器２２からの罵
反転パルスと、セレクタ２５によシ選択されている現在
の出力信号の位相を比較し、出力信号の位相が遅れてい
る場合にダウンカウントし、他方、出力信号の位相が進
んでいる場合にアップカウントする。
次に、上記従来例の動作を説明する。
第２図において、アップダウンカウンタ２６は、所定の
数をダウンカウントした場合に、現在の出力信号より位
相が進んだシフトレジスタ２４の次の信号を選択するよ
うにセレクタ２５を制御し、他方、所定の数をアップカ
ウントした場合に、現在の出力信号より位相が遅れたシ
フトレジスタ２４の次の信号を選択するようにセレクタ
２５を制御する。
数をダウンカウントした場合に、現在の出力信号より位
相が進んだシフトレジスタ２４の次の信号を選択するよ
うにセレクタ２５を制御し、他方、所定の数をアップカ
ウントした場合に、現在の出力信号より位相が遅れたシ
フトレジスタ２４の次の信号を選択するようにセレクタ
２５を制御する。
したがって、上記動作を繰シ返すことにょシ、出力端子
２７からは、入力端子２１に入力するＮＲＺ信号の位相
に同期した信号が出力される。
２７からは、入力端子２１に入力するＮＲＺ信号の位相
に同期した信号が出力される。
発明が解決しようとする課題
しかしながら、上記従来のビット同期装置では、アップ
ダウンカウンタ２６が所定の数をダウンカウント又はア
ップカウントした場合にそれぞれ、位相が遅れた次の信
号又は位相が進んだ次の信号を選択し、この動作を繰シ
返すことによシ同期をとるので、入力端子２１に入力す
るＮＩＩ（Ｚ信号とセレクタ２５の″現在の出力信号の
位相差が大きい場合には同期獲得時間が長くなるという
問題点がある０ また、入力端子２１に入力するＮＲＺ信号のＳ／Ｎ比が
劣化すると、第３図に示すように、アップダウンカウン
タ２６ の位相比較特性が実線から破線に劣化してカウ
ント値に誤りが発生し、同期獲得時間が長くなるという
問題点がある。
ダウンカウンタ２６が所定の数をダウンカウント又はア
ップカウントした場合にそれぞれ、位相が遅れた次の信
号又は位相が進んだ次の信号を選択し、この動作を繰シ
返すことによシ同期をとるので、入力端子２１に入力す
るＮＩＩ（Ｚ信号とセレクタ２５の″現在の出力信号の
位相差が大きい場合には同期獲得時間が長くなるという
問題点がある０ また、入力端子２１に入力するＮＲＺ信号のＳ／Ｎ比が
劣化すると、第３図に示すように、アップダウンカウン
タ２６ の位相比較特性が実線から破線に劣化してカウ
ント値に誤りが発生し、同期獲得時間が長くなるという
問題点がある。
本発明は上記従来の問題点に鑑み、入力信号との同期を
高速でとることができるビット同期装置を提供すること
を目的とする。
高速でとることができるビット同期装置を提供すること
を目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、入力信号とシフト
レジスタの出力信号の位相をそれぞれ比較し、位相差及
び位相遅れ又は位相進みに応じてアップカウント又はダ
ウンカウントする複数のアップダウンカウンタを設け、
各アップダウンカウンタのカウント値によシ、入力信号
との位相差が最も少ないシフトレジスタの出力信号を選
択して出力するようにしたものである。
レジスタの出力信号の位相をそれぞれ比較し、位相差及
び位相遅れ又は位相進みに応じてアップカウント又はダ
ウンカウントする複数のアップダウンカウンタを設け、
各アップダウンカウンタのカウント値によシ、入力信号
との位相差が最も少ないシフトレジスタの出力信号を選
択して出力するようにしたものである。
作 用
本発明は上記構成により、入力信号とシフトレジスタの
複数の出力信号の位相差を短時間で検出するので、入力
信号との同期を高速でとることができる。
複数の出力信号の位相差を短時間で検出するので、入力
信号との同期を高速でとることができる。
また、入力信号のＳ／Ｎ比によるアップダウンカウンタ
の特性に応じた各アップダウンカウンタのカウント値を
考慮することにより、入力信号との位相差が最も少ない
シフトレジスタの出力信号を選択することができる。
の特性に応じた各アップダウンカウンタのカウント値を
考慮することにより、入力信号との位相差が最も少ない
シフトレジスタの出力信号を選択することができる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るビット同期装置の一実施例を示すブロ
ック図である。
は、本発明に係るビット同期装置の一実施例を示すブロ
ック図である。
第１図において、１１は、入力信号であるＭ〃（Ｎｏｎ
Ｒｅｔｕｒｎ−ｔｏ −Ｚｅｒｏ ） （Ｄ入力端子
、１２は、入力端子１１からのＮＦｔＺ信号を微分する
ことにより、Ｍ〃倍信号反転したときに立ち上がるパル
ス（以下、ｒ＠Ｚ反転パルスという。）を出力する微分
器、１３は、入力端子１１に入力するＭ〃倍信号同期し
た周波数の信号を発振する発振器、 １４は、発振器１
３からの信号により、ＮＲＺ信号との位相差が順次具な
る複数（＝ｎ）の信号を出力するシフトレジスタ、１５
は、後述するように位相判定器１８の制御により、シフ
トレジスタ１４の出力信号の１つを選択して出力端子１
６に出力するセレクタである。
Ｒｅｔｕｒｎ−ｔｏ −Ｚｅｒｏ ） （Ｄ入力端子
、１２は、入力端子１１からのＮＦｔＺ信号を微分する
ことにより、Ｍ〃倍信号反転したときに立ち上がるパル
ス（以下、ｒ＠Ｚ反転パルスという。）を出力する微分
器、１３は、入力端子１１に入力するＭ〃倍信号同期し
た周波数の信号を発振する発振器、 １４は、発振器１
３からの信号により、ＮＲＺ信号との位相差が順次具な
る複数（＝ｎ）の信号を出力するシフトレジスタ、１５
は、後述するように位相判定器１８の制御により、シフ
トレジスタ１４の出力信号の１つを選択して出力端子１
６に出力するセレクタである。
１７１１１７２〜１７ｎはそれぞれ、微分器１２からの
訊Ｚ反転パルスとシフトレジスタ１４の出力信号の位相
を比較し、出力信号の位相が遅れている場合にダウンカ
ウントし、他方、出力信号の位相が進んでいる場合にア
ップカウントし、そのカウント値を位相判定器１８に出
力するアップダウンカウンタである。
訊Ｚ反転パルスとシフトレジスタ１４の出力信号の位相
を比較し、出力信号の位相が遅れている場合にダウンカ
ウントし、他方、出力信号の位相が進んでいる場合にア
ップカウントし、そのカウント値を位相判定器１８に出
力するアップダウンカウンタである。
次に、上記実施例の動作を説明する。
第１図において、ｍ信号が入力端子１１に入力した場合
に、アップダウンカウンタ１７１．１７２〜１７ｎがそ
れぞれ微分器１２からのＮＲＺ反転パルスとシフトレジ
スタ１４の出力信号の位相を比較し、出力信号の位相が
遅れている場合にダウンカウントし、出力信号の位相が
進んでいる場合にアップカウントすると、そのカウント
値は、その位相差と第３図に示すようにＮＲＺ信号のＳ
／Ｎ比による位相比較特性に応じた値となる。
に、アップダウンカウンタ１７１．１７２〜１７ｎがそ
れぞれ微分器１２からのＮＲＺ反転パルスとシフトレジ
スタ１４の出力信号の位相を比較し、出力信号の位相が
遅れている場合にダウンカウントし、出力信号の位相が
進んでいる場合にアップカウントすると、そのカウント
値は、その位相差と第３図に示すようにＮＲＺ信号のＳ
／Ｎ比による位相比較特性に応じた値となる。
尚、アップダウンカウンタは、第３図に示すように、Ｍ
〃倍信号Ｓ／Ｎ比が悪い場合には、比較される信号の位
相差が±９０度のときに正確にカウントするが、０度、
±１８０度に近くなるにつれて実際より低くカウントす
る。
〃倍信号Ｓ／Ｎ比が悪い場合には、比較される信号の位
相差が±９０度のときに正確にカウントするが、０度、
±１８０度に近くなるにつれて実際より低くカウントす
る。
そこで、位相判定器１８は、アップダウンカウンタ１７
１〜１７ｎ／２のカウント値を加算し、この加算の始点
となるアップダウンカウンタ１７１を次のアップダウン
カウンタ１７２に変更してアップダウンカウンタ１７２
〜１７（ｎ／２）＋ｔのカウント値を加算し、同様に、
加算の始点となるアップカウンタ１７を順次変更し、連
続したｎ／２個のアップダウンカウンタ１７のカウント
値の加算値を求める。
１〜１７ｎ／２のカウント値を加算し、この加算の始点
となるアップダウンカウンタ１７１を次のアップダウン
カウンタ１７２に変更してアップダウンカウンタ１７２
〜１７（ｎ／２）＋ｔのカウント値を加算し、同様に、
加算の始点となるアップカウンタ１７を順次変更し、連
続したｎ／２個のアップダウンカウンタ１７のカウント
値の加算値を求める。
次いで、位相判定器１８は、上記加算値が最大となる場
合の加算の始点となるアップダウンカウンタ１７を求め
、そのアップダウンカウンタ １７に対応するシフトレ
ジスタ１４ の出力信号、すなわち■Ｚ倍信号の位相差
が最も０度に近いシフトレジスタ１４ の出力信号を選
択するようにセレクタ１５を制御する。
合の加算の始点となるアップダウンカウンタ１７を求め
、そのアップダウンカウンタ １７に対応するシフトレ
ジスタ１４ の出力信号、すなわち■Ｚ倍信号の位相差
が最も０度に近いシフトレジスタ１４ の出力信号を選
択するようにセレクタ１５を制御する。
したがって、入力端子１１に入力するｍ信号の同期を高
速でとることができ、また、入力端子１１ に入力する
ｍ信号の８７Ｎ比が劣化している場合にもＮＲＺ信号の
同期を高速でとることができる。
速でとることができ、また、入力端子１１ に入力する
ｍ信号の８７Ｎ比が劣化している場合にもＮＲＺ信号の
同期を高速でとることができる。
発明の詳細
な説明したように、本発明は、入力信号とシフトレジス
タの出力信号の位相をそれぞれ比較し、位相差及び位相
遅れ又は位相進みに応じてアップカウント又はダウンカ
ウントする複数のアップダウンカウンタを設け、各アッ
プダウンカウンタの°カウント値により、入力信号との
位相差が最も少ないシフトレジスタの出力信号を選択し
て出力するようにしたので、入力信号とρ同期を高速で
とることができる。
タの出力信号の位相をそれぞれ比較し、位相差及び位相
遅れ又は位相進みに応じてアップカウント又はダウンカ
ウントする複数のアップダウンカウンタを設け、各アッ
プダウンカウンタの°カウント値により、入力信号との
位相差が最も少ないシフトレジスタの出力信号を選択し
て出力するようにしたので、入力信号とρ同期を高速で
とることができる。
また、入力信号の８７Ｎ比によるアップダウンカウンタ
の特性に応じた各アップダウンカウンタのカウント値を
考慮することにより、入力信号との位相差が最も少ない
シフトレジスタの出力信号を選択することができる。
の特性に応じた各アップダウンカウンタのカウント値を
考慮することにより、入力信号との位相差が最も少ない
シフトレジスタの出力信号を選択することができる。
第１図は、本発明に係るビット同期装置の一実施例を示
すブロック図、第２図は、従来のビット１１・−・ＮＲ
Ｚ信号入力端子、１２・・・微分器、１３・・・発振器
、１４・・・シフトレジスタ、１５ ・・セレクタ、１
６・・・同期信号出力端子、１７１〜１７ｎ・・・アッ
プダウンカウンタ、１８・・・位相判定器。 第 図 カウンタよｎ
すブロック図、第２図は、従来のビット１１・−・ＮＲ
Ｚ信号入力端子、１２・・・微分器、１３・・・発振器
、１４・・・シフトレジスタ、１５ ・・セレクタ、１
６・・・同期信号出力端子、１７１〜１７ｎ・・・アッ
プダウンカウンタ、１８・・・位相判定器。 第 図 カウンタよｎ
Claims (2)
- （１）入力信号と同期した信号を出力する発振器と、前
記発振器からの信号により、入力信号との位相差が順次
異なる複数の信号を出力するシフトレジスタと、前記シ
フトレジスタの出力信号の１つを選択して出力するセレ
クタと、入力信号と前記シフトレジスタの出力信号の位
相をそれぞれ比較し、位相差及び位相遅れ又は位相進み
に応じてアップカウント又はダウンカウントする複数の
アップダウンカウンタと、前記アップダウンカウンタの
カウント値により、入力信号との位相差が最も少ない前
記シフトレジスタの出力信号を選択して出力するように
前記セレクタを制御する手段とを有するビット同期回路
。 - （２）制御手段は、連続した半分のアップダウンカウン
タのカウント値を加算し、加算値が最大となる場合に加
算の始点となるアップダウンカウンタに対応するシフト
レジスタの出力信号を選択することを特徴とする請求項
１記載のビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031794A JPH02211735A (ja) | 1989-02-10 | 1989-02-10 | ビット同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031794A JPH02211735A (ja) | 1989-02-10 | 1989-02-10 | ビット同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211735A true JPH02211735A (ja) | 1990-08-23 |
Family
ID=12340976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031794A Pending JPH02211735A (ja) | 1989-02-10 | 1989-02-10 | ビット同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211735A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
| JPS58116828A (ja) * | 1981-12-30 | 1983-07-12 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
| JPS6323437A (ja) * | 1986-07-16 | 1988-01-30 | Nec Corp | 同期検出回路 |
-
1989
- 1989-02-10 JP JP1031794A patent/JPH02211735A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
| JPS58116828A (ja) * | 1981-12-30 | 1983-07-12 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
| JPS6323437A (ja) * | 1986-07-16 | 1988-01-30 | Nec Corp | 同期検出回路 |
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