JPH02213139A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２Ｍ構造のエピタキシャル層を用いることに
よって、ＮＰＮトランジスタの高速化と素子面積の縮小
化を可能とするバイポーラ型半導体集積回路の製造方法
に関するものである。

（従来の技術） バイポーラ型集積回路は、ＭＯ３型集積回路と比較して
、その高速性に特徴があり、より高速のＮＰＮトランジ
スタを鍔えたバイポーラ型集積回路の製造が広く要望さ
れている。

バイポーラ型集積回路のＮＰＮ　トランジスタは、ベー
ス・コレクタ接合の高い降伏電圧と、高周波応答性に優
れた低抵抗のサブコレクタ領域を形成するため、Ｐ型半
導体基板上にＮ＋型（シート抵抗２０Ω１０程度）の埋
込拡散領域を低抵抗サブコレクタとして形成し、さらに
、Ｐ型半導体基板上にＮ−型（比抵抗１Ω−１程度）の
高抵抗エピタキシャル層を形成するという方法によって
製造されていた。

ＮＰＮトランジスタの高速性を高める方法の１つとして
、Ｎ−型エピタキシャル層の厚さを薄くし、コレクタの
寄生抵抗値とコレクタ・分離間の寄生容量を低下させる
という方法が、従来より用いられてきた。またＮ″′型
エピタキシャル層の厚さを薄くすることにより、Ｐ型分
離領域の深さ方向の拡散長を、Ｎ′″型エピタキシャル
層の厚さを薄くした分だけ短かくすることができ、した
がって、これと同程度の量のＰ型分離領域の横方向の拡
散長の減少を可能とし、素子面積を縮小化し、ＮＰＮト
ランジスタのコレクタ、Ｐ型半導体基板間の寄生容量と
、アルミ配線容量を低減させることができるという点で
バイポーラ型集積回路の高速化に寄与するとともに、集
積回路のチップ面積を縮小化することにより、１チツプ
あたりに要する原価を低減し１歩留りを向上させること
ができる。

（発明が解決しようとする課題） Ｎ−型エピタキシャル層形成時のオートドープと逆方向
拡散、さらにＮ−型エピタキシャル層形成後に受ける半
導体製造プロセスによる熱履歴のために、いわゆる「Ｎ
６型埋込拡散領域のせり上がり」を生ずるが、このせり
上がりがあるために、ＮＰＮトランジスタの活性ベース
直下のコレクタのＮ型不純物濃度プロファイルは５Ｎ０
型埋込拡散領域の方に向かって次第に高くなる。このよ
うなプロファイルにおいて、ＮＰＮトランジスタを高速
化するために、Ｎ−型エピタキシャル層の厚さを薄くし
ていくと、ベース・コレクタ接合のコレクタの不純物濃
度が高まることにより、ベース・コレクタ接合の降伏電
圧が次第に低下する。したがって、Ｎ−型エピタキシャ
ル層の厚さは、ベース・コレクタ接合に要求される耐圧
を確保し得る範囲内までしか薄くすることができない。

本発明の目的は、上記の耐圧を確保しながら、従来の構
成のものよりさらにＮ−型エピタキシャル層の厚さを薄
くすることを可能とする半導体装置の製造方法を提供す
ることである。

Ｃ′：ａ題を解決するための手段） 本発明の半導体装置の製造方法は、Ｐ型半導体Ｑｌｓ板
ヒのＮＰＮ）−ランジスタのサブコレクタ形成予定領域
にＮ０型埋込拡散領域を形成し、Ｐ型半導体基板上にＰ
型エピタキシャル層を形成し、このＰ型エピタキシャル
層上にＮ−型エピタキシャル層を形成することにより、
Ｎ９型埋込拡散領域のＮ−型エピタキシャル層中の上方
拡散長を抑え、ＮＰＮトランジスタのベース・コレクタ
接合の逆バイアス印加時の降伏電圧を低下させずに、Ｎ
−型エピタキシャル層の厚さを薄くし、かつＰ型分１１
１ｍ域の深さ方向の拡散長を短くして横方向の拡散長を
減少させ、ＮＰＮトランジスタを高速化するとともに、
素子面積を縮小化するものである。

（作　用） バイポーラ型集積回路の製造方法の従来の構成に対し１
本発明のように、Ｐ型半導体基板とＮ−型エピタキシャ
ル層の間にＰ型エピタキシャル層を形成することにより
、形成したＰ型エピタキシャル層の厚さだけ、ＮＰＮト
ランジスタのサブコレクタであるＮ０型埋込拡散領域の
せり上がりが抑えられたことになり、ＮＰＮトランジス
タのベース・コレクタ間の耐圧を、従来の方法と同一に
保ちながら、エピタキシャル層の厚さを、従来の方法に
より形成したＰ型エピタキシャル層の厚さだけ薄くする
ことが可能である。

（実施例） 本発明の一実施例を第１図および第２図に基づいて説明
する。

第１図は本発明の製造方法によって得られたバイポーラ
型半導体集積回路のＮＰＮ）−ランジスタ部の断面図で
あり、第２図は、本発明の実施例の］−程順流れ図であ
る。

第２図（ａ）に示すように、Ｐ型シリコン基板１上のＮ
ＰＮトランジスタのサブコレクタ形成予定領域に１通常
のフォトリソグラフィー技術を用いて、酸化膜パターン
２を形成し、酸化１カバターン２をマスクにしてシート
抵抗が２０Ω／口程度のＮ０型埋込拡散領域３を形成し
、Ｎ１型埋込拡散領域３の形成後、酸化膜パターン２を
完全に除去する。

次に、第２図（ｂ）に示すように、Ｎ１型埋込拡散領域
３の形成済みのＰ型シリコン基板１上にＰ型エピタキシ
ャル層４を形成する。Ｐ型エビタキシャルＭ４の比抵抗
はＰ型シリコン基板１の比抵抗と同程度で５〜１５Ω−
１程度とし、Ｐ型エピタキシャル層４の形成時に、ラテ
ラル・オートドープによって、Ｎ″′型埋込拡散領域３
を介さずにＰ型シリコン基板１とＰ型エピタキシャル層
４が直接に接する部分の界面に、Ｎ型の層が形成されな
いようにする。また、Ｐ型エピタキシャル層４の厚さは
、半導体集積回路の製造工程のうち、９００”Ｃ以−ヒ
の熱処理がすべて終了した時点で、Ｎ１型埋込拡散領域
３のせり上がりの先端が、Ｐｌｆ：！エピタキシャル層
４を突き抜けることのできる厚さ以下とする。

次に、第２図（ｅ）に示すようにｌ〕型エピタキシャル
層４のトに、比抵抗１Ω−１程度の通常のＮ−型エピタ
キシャルＭ５を形成する。

次に、第２図（ｄ）に示すように、Ｎ−型エピタキシャ
ル層形成後のウェハに、順次、Ｐ型分離拡散領域６、Ｐ
型ベース領域７．Ｎ０型エミツタ領域８、Ｎ９型コレク
タコンタクト領域９を通常の方法で形成し、ｉ＆後に酸
化［１０をフォトリソグラフィを用いて加工し、コンタ
クト窓を形成する。さらに、アルミ配線１１を形成する
ことにより、第１図に示すようなＮＰＮ　トランジスタ
が完成する。

（発明の効果） 本発明の半導体装置の製造方法によれば、Ｎ　Ｉ”Ｎト
ランジスタのベース・コレクタ接合の降伏電圧より決ま
る耐圧が従来の構成のものと同一で。

かつＮ−型エピタ、キシャル層の厚さが従来の構成のも
のより薄いＮＰＮトランジスタの製造が可能となり、し
たがって、ＮＰＮトランジスタのベース・コレクタ間の
耐圧が従来の構成のものと同一で、かつ、ＮＰＮトラン
ジスタが従来の構成のものより高速化され、素子面積も
従来の構成のものより縮小化されたバイポーラ型集積回
路の製造が可能となり、その実用上の効果は極めて大で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置のＮＰＮト
ランジスタ部の断面図、第２図（ａ）〜（ｄ）は本発明
の工程順の流れ図である。 １　・・・　Ｐ型シリコン基板、　２　・・・酸化膜。 ３・・・Ｎ“型埋込拡散領域、　４　・・・Ｐ型エピタ
キシャル層、　５　・・・Ｎ−型エピタキシャル層、　
６　・・・Ｐ型分離拡散領域、７・・・Ｐ型ベース領域
、　８・・・Ｎ０型エミッタ領域、　９　・・・Ｎ１型
コレクタコンタクト領域、１０・・・酸化膜、１１・・
・アルミ配線。 第１図 特許出願人　松下電子工業株式会社 ｉ　−、−ｐ型シリコン基方反 ３−・・Ｎ１竪理ム広敗々酎八 ４−・Ｐ型エピタキシャル層 ５・−Ｎ−型エピダキシ〒ル層 ６−Ｐ型合１１ｉｔ広旨丈領す代 ７・・−Ｐ型へ−ズ４酊代 ８−Ｎ＋型エミッ９今負すへ ９−Ｎ中型コし／７９コンダグト４員ｉ代１０−・・酸
化膜 １１−・・アルミ配縞

Claims (1)

【特許請求の範囲】
1. Ｐ型半導体基板上のＮＰＮトランジスタのサブコレクタ
   形成予定領域にＮ＾＋型埋込拡散領域を形成し、前記Ｐ
   型半導体基板上にＰ型エピタキシャル層を形成し、前記
   Ｐ型エピタキシャル層上にＮ＾−型エピタキシャル層を
   形成することにより、前記Ｎ＾＋型埋込拡散領域の、前
   記Ｎ＾−型エピタキシャル層中の上方拡散長を抑え、前
   記ＮＰＮトランジスタのベース・コレクタ接合の逆バイ
   アス印加時の降伏電圧を低下させずに、前記Ｎ＾−型エ
   ピタキシャル層の厚さを薄くし、かつＰ型分離領域の深
   さ方向の拡散長を短くして横方向の拡散長を減少させ、
   前記ＮＰＮトランジスタを高速化するとともに、素子面
   積を縮小することを特徴とする半導体装置の製造方法。