JPS6031107B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6031107B2 JPS6031107B2 JP56001256A JP125681A JPS6031107B2 JP S6031107 B2 JPS6031107 B2 JP S6031107B2 JP 56001256 A JP56001256 A JP 56001256A JP 125681 A JP125681 A JP 125681A JP S6031107 B2 JPS6031107 B2 JP S6031107B2
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- integrated circuit
- circuit device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は逆方向トランジスタを含む半導体集積回路装置
に関し、さらに詳しくは、従来構造のバィボーラ集積回
路と、逆方向トランジスタあるいは集積注入論理回路（
ｌｎにｇｒａｔｅｇ ｌｎｆｃｔｉｏｎ山ｇｉｃ，以下
ＰＬと略記する。
に関し、さらに詳しくは、従来構造のバィボーラ集積回
路と、逆方向トランジスタあるいは集積注入論理回路（
ｌｎにｇｒａｔｅｇ ｌｎｆｃｔｉｏｎ山ｇｉｃ，以下
ＰＬと略記する。
）とを１個の半導体チップ上に共存せしめた半導体集積
回路装置に関するものである。逆方向トランジスタはマ
ルチコレクタトランジスタとしてＰＬと従来回路のイン
タフェース等によく使われるようになって来た。
回路装置に関するものである。逆方向トランジスタはマ
ルチコレクタトランジスタとしてＰＬと従来回路のイン
タフェース等によく使われるようになって来た。
１２Ｌは少数キャリア注入用のィンジェクタとスイッチ
ングトランジスタが組み合わされてなるバィポーラロジ
ックで、高密度に集積でき、かつ低消費電力制御回路が
得られる利点を有するものである。
ングトランジスタが組み合わされてなるバィポーラロジ
ックで、高密度に集積でき、かつ低消費電力制御回路が
得られる利点を有するものである。
この１２Ｌにも逆方向（動作）トランジスタが含まれて
いるので、以下１２Ｌと従来構造の集積回路（以下単に
ＩＣと略記する。）とを１個の半導体チップ上に共存せ
しめた場合を例にとり説明する。従来１２Ｌを用いた種
々の回路網が構成されているが、いずれの回路網におい
ても入出力回路を結合させたり、その他の回路（これら
の回路はＩＣ構成とされる。
いるので、以下１２Ｌと従来構造の集積回路（以下単に
ＩＣと略記する。）とを１個の半導体チップ上に共存せ
しめた場合を例にとり説明する。従来１２Ｌを用いた種
々の回路網が構成されているが、いずれの回路網におい
ても入出力回路を結合させたり、その他の回路（これら
の回路はＩＣ構成とされる。
）との組合せが必要になる。その場合、装置全体が一つ
の半導体チップ上にＩＣの製造工程によって、同時に構
成されることが望ましい。しかもＰＬのロジック構成部
分は電力遅延積を小さくし性能向上をはかった構造を、
その他の回路構成部分はコレクタ飽和電圧が低く高周波
特性が優れかつ高耐圧化をはかった構造をとる必要がい
よいよ生じる。本願発明者等は先に上記の要望をすべて
満足させ得る半導体集積回路装置およびその製造方法を
提案している（特願昭４９一７６３６ツ号：特開昭５１
−６４８７号、特顔昭４９−１３５４４４号：特開昭５
１一６１７８６号）。
の半導体チップ上にＩＣの製造工程によって、同時に構
成されることが望ましい。しかもＰＬのロジック構成部
分は電力遅延積を小さくし性能向上をはかった構造を、
その他の回路構成部分はコレクタ飽和電圧が低く高周波
特性が優れかつ高耐圧化をはかった構造をとる必要がい
よいよ生じる。本願発明者等は先に上記の要望をすべて
満足させ得る半導体集積回路装置およびその製造方法を
提案している（特願昭４９一７６３６ツ号：特開昭５１
−６４８７号、特顔昭４９−１３５４４４号：特開昭５
１一６１７８６号）。
その代表的な構造（要部拡大断面）は第１図に示すとお
りで、１個の半導体基板１の上にＩＣの代表としてのＮ
ＰＮトランジスタ２と１２Ｌ３が共存している。以下こ
の構造と動作並に特徴を簡単に説明する。説明を簡単に
するため、各構成部分の半導体の導電性を規定し、基板
１にはＰ型基板を用いた場合で説明するが、Ｎ型基板を
用いるときは上記各構成部分の導電性（ＰとＮ）を入れ
かえればよいことは言うまでもないことである。第１図
において４，４′はＮ十型低抵抗埋込層、５はＮ型ェピ
タキシャル成長層、６，６′，６″はＩＣと１２Ｌを構
成する領域を区分するために設けたり型（もしくは絶縁
物）分離層である。分離された各領域の所望の位置にＰ
層７，７′，７″およびＮ＋層８，８′，８″，８川が
設けられている。９は絶縁膜、１０乃至１６は電極であ
る。
りで、１個の半導体基板１の上にＩＣの代表としてのＮ
ＰＮトランジスタ２と１２Ｌ３が共存している。以下こ
の構造と動作並に特徴を簡単に説明する。説明を簡単に
するため、各構成部分の半導体の導電性を規定し、基板
１にはＰ型基板を用いた場合で説明するが、Ｎ型基板を
用いるときは上記各構成部分の導電性（ＰとＮ）を入れ
かえればよいことは言うまでもないことである。第１図
において４，４′はＮ十型低抵抗埋込層、５はＮ型ェピ
タキシャル成長層、６，６′，６″はＩＣと１２Ｌを構
成する領域を区分するために設けたり型（もしくは絶縁
物）分離層である。分離された各領域の所望の位置にＰ
層７，７′，７″およびＮ＋層８，８′，８″，８川が
設けられている。９は絶縁膜、１０乃至１６は電極であ
る。
ここで従来装置の構成の異なる特徴的な点は、ＰＬを構
成している分離された領域の前言己Ｎ十型低抵抗埋込層
４′の上方（Ｐ層７′，７″の下方）部分に低抵抗Ｎ型
領域１７が設けられていることである。
成している分離された領域の前言己Ｎ十型低抵抗埋込層
４′の上方（Ｐ層７′，７″の下方）部分に低抵抗Ｎ型
領域１７が設けられていることである。
分離層６，６′で囲まれた領域に構成されたＮＰＮトラ
ンジスタ２は１０がェミッタ電極、１１がベース電極、
１２がコレクタ電極、４がコレクター抵抗を下げるため
の埋込層として動作する通常のバイポーラＮＰＮトラン
ジスタである。
ンジスタ２は１０がェミッタ電極、１１がベース電極、
１２がコレクタ電極、４がコレクター抵抗を下げるため
の埋込層として動作する通常のバイポーラＮＰＮトラン
ジスタである。
分離層６′，６″で囲まれた領域に構成されたＰＬ３は
、１３が注入電極で注入電流を印加しＰ層７′からＮ層
５を経てＰ層７″へホールを注入してＰ層７″の電位を
高め、これによりＮ層５（ェミッタ電極１６）−Ｐ層７
″（ベース電極１５）−Ｎ十層８″（コレクタ電極１４
）で構成される縦形の逆動作ＮＰＮトランジスタをＯＮ
させるように動作する。前記低抵抗Ｎ型領域１７は上記
ＰＬにおけるＰ層７′からのホールの注入効率を高め、
かつ逆動作ＮＰＮトランジスタのェミッタの不純物濃度
を高くして電流増幅率を改善するために設けられたもの
で（詳細な理由は前記特磯昭４９−７６３６ｙ号：侍関
昭５１一６４８７号参照）、ＰＬの性能向上に大きく貢
献している。
、１３が注入電極で注入電流を印加しＰ層７′からＮ層
５を経てＰ層７″へホールを注入してＰ層７″の電位を
高め、これによりＮ層５（ェミッタ電極１６）−Ｐ層７
″（ベース電極１５）−Ｎ十層８″（コレクタ電極１４
）で構成される縦形の逆動作ＮＰＮトランジスタをＯＮ
させるように動作する。前記低抵抗Ｎ型領域１７は上記
ＰＬにおけるＰ層７′からのホールの注入効率を高め、
かつ逆動作ＮＰＮトランジスタのェミッタの不純物濃度
を高くして電流増幅率を改善するために設けられたもの
で（詳細な理由は前記特磯昭４９−７６３６ｙ号：侍関
昭５１一６４８７号参照）、ＰＬの性能向上に大きく貢
献している。
一方、この低抵抗Ｎ型領域１７は分離層で絶縁分離され
た領域に構成されるＩＣにとっては耐圧を維持したり、
高出力動作回路等を形成する上にさまたげになる無用の
ものである。本願発明は、低抵抗Ｎ型領域の構成を更に
改善し、第１図に示したようなＩＣと１２Ｌを１個の半
導体チップ上に共存せしめた半導体集積回路装置の簡易
化した新規な構造を提供するものである。以下本発明の
半導体集積回路装置を実施例によって詳しく説明する。
実施例 １ 第２図ａ〜ｆは、本発明の半導体集積回路装置を、製造
工程順に説明する図で、主要な工程の段階を順を追って
示している。
た領域に構成されるＩＣにとっては耐圧を維持したり、
高出力動作回路等を形成する上にさまたげになる無用の
ものである。本願発明は、低抵抗Ｎ型領域の構成を更に
改善し、第１図に示したようなＩＣと１２Ｌを１個の半
導体チップ上に共存せしめた半導体集積回路装置の簡易
化した新規な構造を提供するものである。以下本発明の
半導体集積回路装置を実施例によって詳しく説明する。
実施例 １ 第２図ａ〜ｆは、本発明の半導体集積回路装置を、製造
工程順に説明する図で、主要な工程の段階を順を追って
示している。
なおｆは完成図であり、第１図に対応するものである。
また図において、第１図と同一符号のものは同一または
均等部分を示すものとして説明は省略する。第１段階の
工程〔第２図ａ参照〕：まず厚さ１００〜６００山ｍの
Ｐ型半導体基板１上に熱形成法もしくはＣＶＤ（Ｃｈｅ
ｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法等の
適当な方法で薄い二酸化けし、素層、ちつ素けい素層、
酸化アルミニウム層など所望の特性を有する絶縁物マス
クを被着し、上記半導体基板表面上の所望の所にＮ＋埋
込層４をアンチモンまたはヒ素の不純物拡散によって２
〜１０仏ｍの深さに形成する。
また図において、第１図と同一符号のものは同一または
均等部分を示すものとして説明は省略する。第１段階の
工程〔第２図ａ参照〕：まず厚さ１００〜６００山ｍの
Ｐ型半導体基板１上に熱形成法もしくはＣＶＤ（Ｃｈｅ
ｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法等の
適当な方法で薄い二酸化けし、素層、ちつ素けい素層、
酸化アルミニウム層など所望の特性を有する絶縁物マス
クを被着し、上記半導体基板表面上の所望の所にＮ＋埋
込層４をアンチモンまたはヒ素の不純物拡散によって２
〜１０仏ｍの深さに形成する。
第２段階の工程〔第２図ｂ参照〕：上記構成体上の１２
Ｌを形成する部分に絶縁物マスクを介してアンチモンま
たはヒ素より拡散速度の大きいＮ形不純物であるリンを
所望時間の堆積し、およそ９００〜１３００ｑｏの温度
で埋込拡散してシート抵抗値ｐｓが１０〜２０００／で
拡散深さが１〜１叫ｍのＮ十埋込層４２′を形成する。
Ｌを形成する部分に絶縁物マスクを介してアンチモンま
たはヒ素より拡散速度の大きいＮ形不純物であるリンを
所望時間の堆積し、およそ９００〜１３００ｑｏの温度
で埋込拡散してシート抵抗値ｐｓが１０〜２０００／で
拡散深さが１〜１叫ｍのＮ十埋込層４２′を形成する。
第３段階の工程〔第２図ｃ参照〕：絶縁物マスクを取に
去った後、０．１〜１００一弧のＮ型ェピタキシャル成
長層５を厚さ２〜１秋ｍ形成する。この形成時にＮ＋埋
込層４，４２′の不純物は０．５〜２．０必ｍ程度ェピ
タキシャル成長層の内部に拡散する。なお埋込層４２′
は、以下の説明及び図面では４′で表わす。第４段階の
工程〔第２図ｄ参照〕：上記Ｎ型ェピタキシャル成長層
５の所望の所に絶縁膜をマスクとして付着して、およそ
９００〜１３００ｑｏでＰ型不純物であるボロンの拡散
を行ないｒ型分離層６，６′，６″を形成する。
去った後、０．１〜１００一弧のＮ型ェピタキシャル成
長層５を厚さ２〜１秋ｍ形成する。この形成時にＮ＋埋
込層４，４２′の不純物は０．５〜２．０必ｍ程度ェピ
タキシャル成長層の内部に拡散する。なお埋込層４２′
は、以下の説明及び図面では４′で表わす。第４段階の
工程〔第２図ｄ参照〕：上記Ｎ型ェピタキシャル成長層
５の所望の所に絶縁膜をマスクとして付着して、およそ
９００〜１３００ｑｏでＰ型不純物であるボロンの拡散
を行ないｒ型分離層６，６′，６″を形成する。
なおこの分離層の形成は、上記マスクを使用しＮ型ェピ
タキシャル層５の厚みの半分程度の深さにエッチングで
穴明けし、適当な方法で酸化を行ない絶縁物を形成する
いわゆるＬＯＣＯＳ（Ｌｏｃａｌ○ｘｉ船上ｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）技術を用いて行なってもよい。
タキシャル層５の厚みの半分程度の深さにエッチングで
穴明けし、適当な方法で酸化を行ない絶縁物を形成する
いわゆるＬＯＣＯＳ（Ｌｏｃａｌ○ｘｉ船上ｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）技術を用いて行なってもよい。
次に所望の所に絶縁物マスクを介して９００〜１３００
００でＰ型不純物であるボロンの拡散を行ないＰ層７，
７′，７″を０．６〜４．０舷ｍの厚さに形成する。
００でＰ型不純物であるボロンの拡散を行ないＰ層７，
７′，７″を０．６〜４．０舷ｍの厚さに形成する。
第５段階の工程〔第２図ｅ参照〕：再び絶縁膜９をマス
クとしてＮ型不純物拡散を行ないＮ十層８，８′，８″
，８′′′を０．３〜３〆ｍの厚さに形成する。
クとしてＮ型不純物拡散を行ないＮ十層８，８′，８″
，８′′′を０．３〜３〆ｍの厚さに形成する。
以上第４および第５段階の工程で、あらかじめ設けられ
たＮ＋埋込層４，４′（４２′）が拡散（上方へのわき
上り）し、ＦＬを形成する部分（分離層６′，６″で囲
まれた領域）ではリンの拡散速度が大きいために埋込層
４′の厚さが埋込層４の厚さより厚く形成され、Ｐ層７
′，７″の底面と接するようになる。
たＮ＋埋込層４，４′（４２′）が拡散（上方へのわき
上り）し、ＦＬを形成する部分（分離層６′，６″で囲
まれた領域）ではリンの拡散速度が大きいために埋込層
４′の厚さが埋込層４の厚さより厚く形成され、Ｐ層７
′，７″の底面と接するようになる。
一方ＩＣを形成する部分（分離層６，６′で囲まれた領
域）ではＮ十埋込層４がアンチモンまたはヒ素のみで形
成されている為拡散速度が遅くほとんど広がらない為に
Ｐ層７の底面とは広い間隔がそのままに保たれる。第６
段階の工程〔第２図ｆ参照〕：所望の所に穴明けされた
厚さ０．５〜１０一ｍの絶縁膜９を介して電極１０〜１
６等をアルミニウムの蒸着で０．５〜３．呼ｍの厚さに
形成する。
域）ではＮ十埋込層４がアンチモンまたはヒ素のみで形
成されている為拡散速度が遅くほとんど広がらない為に
Ｐ層７の底面とは広い間隔がそのままに保たれる。第６
段階の工程〔第２図ｆ参照〕：所望の所に穴明けされた
厚さ０．５〜１０一ｍの絶縁膜９を介して電極１０〜１
６等をアルミニウムの蒸着で０．５〜３．呼ｍの厚さに
形成する。
なお図が煩雑になるのでＮ十埋込層やＰ＋型分離層等の
接続電極やＩＣとＰＬを相互接続する配線は図示を省略
した。以上説明した工程によりＩＣと性能の向上が図ら
れた１２Ｌが一つの半導体チップ上に共存して形成され
る。なお、本半導体集積回路装置が仕上がった段階で１
２Ｌを形成した部分でＮ十埋込層４′（４１′，４２′
）とＰ層７′，７″の底面とが丁度接するのがＰＬの性
能上最も望ましいので、あらかじめ設けたＮ十埋込層４
１′，４２′の不純物の種類、濃度の選定は重要で、そ
の後の工程でうける熱処理（Ｐ十層の拡散段階等でうけ
る）工程等を勘案して決定される。以下他の実施例につ
き順次説明するが、製造工程の流れは前述の第１及び第
２段階の工程を除き上記第１の実施例とほとんど同じで
あり、第２図を流用して工程の異なる部分についてのみ
説明する。
接続電極やＩＣとＰＬを相互接続する配線は図示を省略
した。以上説明した工程によりＩＣと性能の向上が図ら
れた１２Ｌが一つの半導体チップ上に共存して形成され
る。なお、本半導体集積回路装置が仕上がった段階で１
２Ｌを形成した部分でＮ十埋込層４′（４１′，４２′
）とＰ層７′，７″の底面とが丁度接するのがＰＬの性
能上最も望ましいので、あらかじめ設けたＮ十埋込層４
１′，４２′の不純物の種類、濃度の選定は重要で、そ
の後の工程でうける熱処理（Ｐ十層の拡散段階等でうけ
る）工程等を勘案して決定される。以下他の実施例につ
き順次説明するが、製造工程の流れは前述の第１及び第
２段階の工程を除き上記第１の実施例とほとんど同じで
あり、第２図を流用して工程の異なる部分についてのみ
説明する。
なおその際同図ｂ，ｃにおける４２′は４と不純物の種
類または濃度の異なる層を表わしているものとする。実
施例 ２ 絶縁物マスクを用いてＰ型半導体基板１の表面上のＩＣ
を形成する部分に選択的にリン、アンチモン、ヒ素など
の拡散不純物を堆積する。
類または濃度の異なる層を表わしているものとする。実
施例 ２ 絶縁物マスクを用いてＰ型半導体基板１の表面上のＩＣ
を形成する部分に選択的にリン、アンチモン、ヒ素など
の拡散不純物を堆積する。
ついで再び絶縁物マスクを用いて前記半導体基板表面上
の１３Ｌを形成する部分に、前記ＩＣ部分に対するより
高い濃度の前記拡散不純物を所定の時間堆積する。この
ようにしてＮ＋埋込層４，４２′の不純物濃度をあらか
じめ異ならしめて形成しておくことにより、素子完成時
点での１２Ｌ形成部分のＮ＋埋込層４′のわき上りをＩ
Ｃ形成部分のＮ＋埋込層４より大きくすることができる
。第３段階以下の工程は全て第１の実施例と同一である
。
の１３Ｌを形成する部分に、前記ＩＣ部分に対するより
高い濃度の前記拡散不純物を所定の時間堆積する。この
ようにしてＮ＋埋込層４，４２′の不純物濃度をあらか
じめ異ならしめて形成しておくことにより、素子完成時
点での１２Ｌ形成部分のＮ＋埋込層４′のわき上りをＩ
Ｃ形成部分のＮ＋埋込層４より大きくすることができる
。第３段階以下の工程は全て第１の実施例と同一である
。
実施例 ３絶縁物マスクを用いてＰ型半導体基板１の表
面上のＩＣを形成する部分にアンチモン、ヒ素、リンな
どの埋込拡散不純物を堆積し、ついで所望の時間だけ引
きのばし拡散を行ない、埋込層４の濃度を下げておく。
面上のＩＣを形成する部分にアンチモン、ヒ素、リンな
どの埋込拡散不純物を堆積し、ついで所望の時間だけ引
きのばし拡散を行ない、埋込層４の濃度を下げておく。
つぎに再び絶縁物マスクを用いて、Ｐ型半導体基板１の
表面上のＦＬを形成する部分に、上記と同じ濃度の埋込
拡散用不純物を堆積し拡散する。このようにすると、Ｎ
＋埋込層４と４２′の不純物濃度をあらかじめ異ならし
めて形成しておくことができ、後の工程でのわき上りに
差をつけることができる。第３段階以下の工程は全て第
１の実施例と同一である。
表面上のＦＬを形成する部分に、上記と同じ濃度の埋込
拡散用不純物を堆積し拡散する。このようにすると、Ｎ
＋埋込層４と４２′の不純物濃度をあらかじめ異ならし
めて形成しておくことができ、後の工程でのわき上りに
差をつけることができる。第３段階以下の工程は全て第
１の実施例と同一である。
実施例 ４第３図は第１図に示したＩＣと１２Ｌを１個
の半導体チップ上に共存せしめた半導体集積回路装置の
一部構造を変えた場合の断面を示すものである。
の半導体チップ上に共存せしめた半導体集積回路装置の
一部構造を変えた場合の断面を示すものである。
構造上の違いは、Ｎ十埋込層４や４′の上またはその周
辺を取囲む所望の箇所にＮ十層１８を設けたことである
。これはＮ＋カラ−と呼ばれるもので、寄生トランジス
タの発生を防止したり、縦トランジスタのェミッタ抵抗
を減少させ１２Ｌの電流増幅率８が低下するのを防止す
る効果を有するものである。またＩＣ内のＮＰＮトラン
ジスタではコレクタ抵抗を減少させる効果を有するもの
である。このＮ＋カラーはＮ＋埋込層に接する深さにす
るのが一番電流増幅率６が大きくなるがェピタキシャル
層５が厚いときには深くすると、横幅も広がり面積をと
るので実用的でなく一般には適当な深さで止められる。
以下、この構造を有する半導体集積回路装置の製造方法
を説明する。
辺を取囲む所望の箇所にＮ十層１８を設けたことである
。これはＮ＋カラ−と呼ばれるもので、寄生トランジス
タの発生を防止したり、縦トランジスタのェミッタ抵抗
を減少させ１２Ｌの電流増幅率８が低下するのを防止す
る効果を有するものである。またＩＣ内のＮＰＮトラン
ジスタではコレクタ抵抗を減少させる効果を有するもの
である。このＮ＋カラーはＮ＋埋込層に接する深さにす
るのが一番電流増幅率６が大きくなるがェピタキシャル
層５が厚いときには深くすると、横幅も広がり面積をと
るので実用的でなく一般には適当な深さで止められる。
以下、この構造を有する半導体集積回路装置の製造方法
を説明する。
第３段階の工程までは前述の実施例のいずれかを用いて
もよく、第４段階の工程のＰ＋型分離層６，６′，６″
形成後Ｎ十埋込層４や４′の上に接触するような深いＮ
＋層１８を設ける。そのあと前述の実施例と同様にＰ型
不純物拡散を行なってＰ層７，７′，７″を形成する。
第５段階以下の工程は全て第１の実施例と同様に行なわ
れ半導体集積回路装置が完成する。ところで、以上説明
した各実施例において、半導体集積回路装置完成時にＮ
十埋込層４，４′とＰ層７′，７″とが接するように調
整する必要がある。これは次の３つの方法がある。その
第１の方法は、前記第１、第２段階の工程におけるＮ型
不純物の堆積時間あるいは温度を変えて、あらかじめ設
ける埋込拡散層のシート抵抗を制御しておき、後の工程
におけるＮ＋埋込層のわき上り量を所望の値にする。
もよく、第４段階の工程のＰ＋型分離層６，６′，６″
形成後Ｎ十埋込層４や４′の上に接触するような深いＮ
＋層１８を設ける。そのあと前述の実施例と同様にＰ型
不純物拡散を行なってＰ層７，７′，７″を形成する。
第５段階以下の工程は全て第１の実施例と同様に行なわ
れ半導体集積回路装置が完成する。ところで、以上説明
した各実施例において、半導体集積回路装置完成時にＮ
十埋込層４，４′とＰ層７′，７″とが接するように調
整する必要がある。これは次の３つの方法がある。その
第１の方法は、前記第１、第２段階の工程におけるＮ型
不純物の堆積時間あるいは温度を変えて、あらかじめ設
ける埋込拡散層のシート抵抗を制御しておき、後の工程
におけるＮ＋埋込層のわき上り量を所望の値にする。
第２の方法は、前記第３段階の工程におけるェピタキシ
ャル成長層５の形成厚さを制御し、ＰＬの形成完了時に
Ｐ層７′，７″の深さが丁度Ｎ十埋込層４′（４２′）
のわき上りと接するようにする。
ャル成長層５の形成厚さを制御し、ＰＬの形成完了時に
Ｐ層７′，７″の深さが丁度Ｎ十埋込層４′（４２′）
のわき上りと接するようにする。
第３の方法は、前記第４段階の工程におけるＰ＋型（も
しくは絶縁物）分離層形成時の拡散（もしくは酸化）時
間を変えるものである。
しくは絶縁物）分離層形成時の拡散（もしくは酸化）時
間を変えるものである。
この方法は温度を例えば１２００ｏｏにして一定に保ち
時間を制御するもので、分離層の仕上り深さをあまり問
題にしないのでわき上り量の可変範囲が広くとれる利点
がある。以上説明した製造方法により、ＩＣと１２Ｌが
一つの半導体チップ上に共存した半導体集積回路装置を
作ることができ、その完成時点で１３Ｌを形成した部分
のＮ＋埋込層４′（４２′）をＰ層７′，７″の底面に
近づけることができる。
時間を制御するもので、分離層の仕上り深さをあまり問
題にしないのでわき上り量の可変範囲が広くとれる利点
がある。以上説明した製造方法により、ＩＣと１２Ｌが
一つの半導体チップ上に共存した半導体集積回路装置を
作ることができ、その完成時点で１３Ｌを形成した部分
のＮ＋埋込層４′（４２′）をＰ層７′，７″の底面に
近づけることができる。
そして前述したようにこの両層が丁度接するのが望まし
いのであるが、不純物拡散の制御はかなり微妙なもので
Ｎ十埋込層の拡散（上方へのわき上り）が大きくなり過
ぎてＰ層の底面を多少越える場合もまた拡散が少な過ぎ
てＰ層の底面と接するに至らない場合も実際上あり得る
が、１２Ｌの性能改善効果の低下はそれ程急激ではなく
、工程のバラッキによる上記わき上り量の変動程度のも
のは充分実用に供し得る。つぎに本発明の効果について
説明する。
いのであるが、不純物拡散の制御はかなり微妙なもので
Ｎ十埋込層の拡散（上方へのわき上り）が大きくなり過
ぎてＰ層の底面を多少越える場合もまた拡散が少な過ぎ
てＰ層の底面と接するに至らない場合も実際上あり得る
が、１２Ｌの性能改善効果の低下はそれ程急激ではなく
、工程のバラッキによる上記わき上り量の変動程度のも
のは充分実用に供し得る。つぎに本発明の効果について
説明する。
実施例１〜５の半導体集積回路装置では、１２Ｌ部分の
Ｎ十埋め込み層４′はＰ層７′および７″の底面に近接
している。この構造によりＰ層７″が縦トランジスタの
ベース、Ｎ十埋め込み層４′が縦トランジスタのェミッ
タになる。したがって、縦トランジスタのベース７″の
不純物濃度に対してェミツタ４′の不純物濃度の方が高
いか、または同程度とすることができる。このためベー
ス７″からェミッタ４′へ注入されるホールが減少して
ベース電流が減少するので縦トランジスタのｈＦ８が増
加する効果がある。つぎに、同様の理由によりィンジヱ
クタ７′から４′へ流れるホールも減少し、７′→５→
７″と流れるホールの割合が増大するため注入効率が向
上する効果がある。
Ｎ十埋め込み層４′はＰ層７′および７″の底面に近接
している。この構造によりＰ層７″が縦トランジスタの
ベース、Ｎ十埋め込み層４′が縦トランジスタのェミッ
タになる。したがって、縦トランジスタのベース７″の
不純物濃度に対してェミツタ４′の不純物濃度の方が高
いか、または同程度とすることができる。このためベー
ス７″からェミッタ４′へ注入されるホールが減少して
ベース電流が減少するので縦トランジスタのｈＦ８が増
加する効果がある。つぎに、同様の理由によりィンジヱ
クタ７′から４′へ流れるホールも減少し、７′→５→
７″と流れるホールの割合が増大するため注入効率が向
上する効果がある。
また、実施例４ではＮ十層１８があるために、７′→５
→６′などの間に生じやすい寄生ＰＮＰトランジスタの
発生を防止したり、縦トランジスタのェミッタ抵抗を減
少させたりする効果もある。本発明は以上のような特徴
と効果を有するが、これは実施例の伝導型だけでなく、
ＰＮＰ構造にも全く同様に適用できる。すなわち本明細
書のＰとＮ、Ｐ＋とＮ＋、ホールと電子、をそれぞれ入
れ替えれば、その場合にも全く同様に成立するものであ
る。以上述べたように本発明によれば、ほとんどの工程
が従来から行なわれているに製造工程となんら異なるも
のでなく、一般に広く用いられている技術の組み合せで
容易に特性の優れたＩＣとＰＬや逆方向トランジスタを
一つの半導体チップ上に共存せしめることができ、１チ
ップで多機能の大規模集積回路装置が得られる。
→６′などの間に生じやすい寄生ＰＮＰトランジスタの
発生を防止したり、縦トランジスタのェミッタ抵抗を減
少させたりする効果もある。本発明は以上のような特徴
と効果を有するが、これは実施例の伝導型だけでなく、
ＰＮＰ構造にも全く同様に適用できる。すなわち本明細
書のＰとＮ、Ｐ＋とＮ＋、ホールと電子、をそれぞれ入
れ替えれば、その場合にも全く同様に成立するものであ
る。以上述べたように本発明によれば、ほとんどの工程
が従来から行なわれているに製造工程となんら異なるも
のでなく、一般に広く用いられている技術の組み合せで
容易に特性の優れたＩＣとＰＬや逆方向トランジスタを
一つの半導体チップ上に共存せしめることができ、１チ
ップで多機能の大規模集積回路装置が得られる。
しかも製造工程数の増加も僅かであり、歩留り低下もほ
とんど問題にならず、工業上得られる利益は極めて大き
い。
とんど問題にならず、工業上得られる利益は極めて大き
い。
第１図及び第３図は、それぞ本発明の半導体集積回路装
置の構造を例示した要部拡大断面図、第２図ａ〜ｆは本
発明の半導体集積回路装置の主要な製造工程の流れを説
明する図である。 １・・・・・・半導体基板、２・・・・・・ＩＣ（ＮＰ
Ｎトランジスタ）、３……１２Ｌ、４，４′（４２′）
……Ｎ＋埋込層、５・・・・・・ェピタキシャル成長層
、６，６′，６″・・・・・・Ｐ十型（絶縁物）分離層
、７，７′，７″・・・・・・Ｐ層、８，８′，８″，
８川Ｎ＋層，９・・…・絶縁膜、１０〜１６・・・・・
・電極、１７・・・低抵抗Ｎ型領域、１８……Ｎ＋層（
Ｎ＋カラー）。 沙「図 》３図 ☆２図
置の構造を例示した要部拡大断面図、第２図ａ〜ｆは本
発明の半導体集積回路装置の主要な製造工程の流れを説
明する図である。 １・・・・・・半導体基板、２・・・・・・ＩＣ（ＮＰ
Ｎトランジスタ）、３……１２Ｌ、４，４′（４２′）
……Ｎ＋埋込層、５・・・・・・ェピタキシャル成長層
、６，６′，６″・・・・・・Ｐ十型（絶縁物）分離層
、７，７′，７″・・・・・・Ｐ層、８，８′，８″，
８川Ｎ＋層，９・・…・絶縁膜、１０〜１６・・・・・
・電極、１７・・・低抵抗Ｎ型領域、１８……Ｎ＋層（
Ｎ＋カラー）。 沙「図 》３図 ☆２図
Claims (1)
- １ 第１導電型半導体基板上に基板と反対導電型の第２
導電型半導体層が設けられ、該第２導電型半導体層を複
数の島領域に分離する第１導電型の不純物導入領域また
は絶縁物領域が設けられ、前記複数の島領域のうちの第
１の島領域には逆方向トランジスタあるいは集積注入論
理回路を、第２の島領域にはバイポーラトランジスタが
設けられてなり、前記第１、第２の島領域とも、前記第
１導電型半導体基板と前記第２導電型半導体層との境界
領域に、第２導電型の埋込層が設けられてなる半導体集
積回路装置において、前記第１の島領域に設けられた埋
込層は、前記境界領域より前記第２導電型半導体層内に
向つて減少する不純物濃度分布を有するとともに、前記
第２の島領域に設けられた埋込層よりも、前記第２導電
型半導体層内に深く延在し、上記第１の島領域に設けら
れたトランジスタのベース領域と接触して設けられてな
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001256A JPS6031107B2 (ja) | 1981-01-09 | 1981-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001256A JPS6031107B2 (ja) | 1981-01-09 | 1981-01-09 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50041337A Division JPS51116687A (en) | 1975-04-07 | 1975-04-07 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220628A Division JPS59130458A (ja) | 1983-11-25 | 1983-11-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107572A JPS56107572A (en) | 1981-08-26 |
| JPS6031107B2 true JPS6031107B2 (ja) | 1985-07-20 |
Family
ID=11496372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001256A Expired JPS6031107B2 (ja) | 1981-01-09 | 1981-01-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031107B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130458A (ja) * | 1983-11-25 | 1984-07-27 | Hitachi Ltd | 半導体集積回路 |
| JPS6425566A (en) * | 1987-07-22 | 1989-01-27 | Tokai Rika Co Ltd | Manufacture of semiconductor integrated circuit |
| JPH04226002A (ja) * | 1991-04-30 | 1992-08-14 | Matsushita Electric Ind Co Ltd | 微細ピッチ独立抵抗回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54156B2 (ja) * | 1974-11-27 | 1979-01-06 | ||
| DE2507038C3 (de) * | 1975-02-19 | 1980-01-24 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Inverser Planartransistor und Verfahren zu seiner Herstellung |
-
1981
- 1981-01-09 JP JP56001256A patent/JPS6031107B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107572A (en) | 1981-08-26 |
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