JPS6329585A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置（ＩＣ）に関し、特にバイ
ポーラ形ＩＣにおいて、一つの半導体基体上にいずれも
縦形のｎｐｎトランジスタとｐｎｐトランジスタを共存
させろ半導体装置の技術に関する。

〔従来技術〕

本出願人においては、リニアエ（プロセスで工ピタキシ
ャル半導体層表面の一部に溝を堀ることによって部分的
に浅い半導体層を素子分離やコレクタ引出しに利用する
技術を開発した（特開昭５８−７９’７５２）。

この技術によれば、活性領域のエピタキシャル層の厚さ
を必要な厚さとしながら、それ以外の部分のエピタキシ
ャル層の厚さを可能な限り薄くできることにより、寄生
効果の低減ができ、ＩＩＬ（注入集積論理回路）と通常
のバイポーラトランジスタ回路を同一基板上に形成する
ことを可能ならしめる。

ところで、従来のリニアＩＣプロセスにおいては、バイ
ポーラ（縦形）ｎｐｎトランジスタがあくまでも主流で
あり、ｐｎｐトランジスタを形成する場合はラテラル（
横形）構造が採用され、縦形の場合は、主としてサブス
トレー）ｐｎｐトランジスタとして用いられている。

〔発明が解決しようとする問題点〕

しかしながら、前記した横形のｐｎｐトランジスタの場
合、ｈＦ、、ｆＴおよび電流容量の点で問題がある。

また、サブストレー）ｐｎｐトランジスタの場合は基板
をコレクタとして使用するために回路設計上に制約があ
る。

本発明は前記したエピタキシャル層に溝を堀ることによ
るエピタキシャル層の厚さを部分的に変えうる考え方を
応用して、上記した問題を解決しようとするものである
。

本発明の目的とするところは、一つの基板上にバイポー
ラｎｐｎ　トランジスタとともに高ｈＦＥ、ＡｆＴの縦
形ｐｎｐトランジスタを実現することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面から明らかになろう。

Ｃ問題を解決するための手段〕 本願において図示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型半導体基板上にエピタキシャルｎ型半導
体層を形成し、このｎ型半導体層をその表面の一部に堀
られた溝と溝下に設けられたアイソレーションｐ型層と
によってい（つかの島領域に分離し、分離された各島領
域のｎ型半導体層とｐ型基板との間にｎ＋型埋込層を介
挿し、少なくとも一つの島領域のｎ型半導体層とｎ＋型
埋込層との間にｐ＋型埋込層を介挿し、このｐ＋型埋込
層を有する少なくとも一つの島領域にｎ型半導体層をベ
ースとし、ｎ型半導体層表面の一部に形成したｐ型拡散
層をエミッタとし、ｐ＋型埋込層をコレクタとして、う
すく形成されたｎ型層表面にｐ型拡散層をコレクタ取出
し部とする縦形ｐｎｐトランジスタを形成するものであ
る。

〔作用〕

上記した手段によれば、コレクタ抵抗ベース抵抗を低減
することができ、高ｆ↑、高ｈＦ’Ｅの縦形ｐｎｐトラ
ンジスタを実現することができる。

〔実施例１〕 第１図は本発明の一実施例を示すものであって、縦形ｐ
ｎｐトランジスタの断面図である。第２図は同じ（平面
図であってそのＡ−Ａ切断断面が第１図に対応する。

１はｐ−型Ｓｉ基板、２は基板１の上に形成したベース
となるエピタキシャルｎ型Ｓｉ層（厚さ２μｍ）である
。３はｎ十埋込層、４はコレクタとなるｐ　埋込層であ
る。５はｎ型Ｓｉ層の表面に堀られた溝（深さ１〜０．
８μｍ）である。６は溝５下に設けられたアイソワーフ
３フ９層である。

７はｎ型Ｓ１層の表面に設けられたｐ型拡散（ｎｐｎの
ベース拡散）によるエミッタ９層である。

８は溝５の表面に設けられたベース取出しｎ＋層である
。

９は溝５の表面に設けられｐ＋埋込層に接続するコレク
タ取出しｐ＋拡散層である。

１０は溝５の表面に設けられたＶＣＣ取出しｎ＋拡散層
である。

１１は各領域にオーミック接続するＡ２電極（Ｅ　、Ｂ
　ｔ　Ｃｒ　Ｖｃｃ　）である。１２は表面酸化膜（５
ｉＯｚ　）である。

このような構造の縦形ｐｎｐトランジスタは従来の横形
ｐｎｐトランジヌタに比して、ベース幅ｄを狭（形成す
ることができ、同時にエミッタ実。

効面積を大きく形成することができ高速、大容量を実現
できる。さらに本発明の構造では、溝を利用することに
よりアイソレーションが完全であり、回路上の制約がな
く、又、ベース及びコレクタの電極引出し部属下の寄生
抵抗を小さくすることができ、したがって抵抗ｖｂｂ　
　ｌ　ｖｃｓ’を低減できる。これによってｆＴを高（
することができ、特に高電流の場合に有利である。

〔実施例２〕 第３図乃至第９図は本発明の他の一実施例を示すもので
あって、縦形ｎｐｎ　トランジスタと縦形ｐｎｐトラン
ジスタを一つの基板上に共存させるプロセスの工程断面
である。

以下各工程にそって説明する。

（１）ｐ型Ｓｉ基板１を用意し、ホトレジスト技術によ
りｎ＋埋込層３を形成するためのｓｂ（アンチモン）イ
オン注入を基板１の各領域ごとに行い、次いでアニール
する（第３図）。同図において、Ｉはｎｐｎトランジス
タと形成するための領域、ｍｋｔｌｌ形ｐ　ｎ　ｐ　ト
ランジスタを形成するためノ領域とする。

（２）領域Ｈにおいて、ｐ＋型埋込層４を形成するため
のｎ＋埋込層表面にＢ（ボロン）イオン注入を行う（第
４図）。

（３）全面にエピタキシャル成長により厚さ２μｍのｎ
−型Ｓｉ層２を生成する。このときの熱処理でｓｂに比
して拡散速度の大きいＢがエピタキシャル層２にわき上
りｐ＋埋込層４が形成される（第５図）。

（４）ホトエツチングによりエピタキシャル層２をエッ
チしてアイソレーション部及び領域Ｉ、■の一部に溝５
を０．８〜１．０μｍの深さにあげる。ついでホトレジ
ストなマスクに上記溝の一部にＢ＋イオン注入を行い、
拡散を行ってアイソレージ３フ９層６を形成すると同時
に、領域■の溝部表面にコレクタ取出しｐ層を形成する
（第６図）。

（５）新たに形成したホトレジストをマスクに溝の形成
されない部分にＢ＋イオン注入、拡散（いわゆるＢＲ層
拡散）を行い、領域工にベースｐ　層を形成すると同時
に、領域■にはエミッタｐ　層を形成する（第７図）。

このあと全面に５ＯＧ（スピンオングラス）＠を形成、
デンシファイ処理を行わない、エッチバックすることに
より溝上部の角をなめらかにする。

（６）ホトレジスト、表面酸化膜ホトエッチし、Ａｓ（
ヒ素）イオン注入を行い、アニールして領域Ｉにおいて
ｐ＋層表面にエミッタｎ＋層、同溝部表面にコレクタ取
出しｎ＋層を形成すると同時に、領域Ｈにおいてベース
取出しｎ　層、ＶＣＣ取出しｎ＋層を形成する（第８図
）。

（７）表面の５ｉｎ２膜に対しホトレジスト処理により
各拡散領域にコンタクト孔をあげ、次いで全面にＡｐｌ
［（スパッタ）、バターニング、アロイ処理を行ってコ
ンタクト孔を通してＡＡ電極（配線）１１を形成する（
第９図）。同図に示すように領域■にはｎｐｎトランジ
スタのベース（Ｂ、）、コレクタ（Ｃ１）、エミッタ（
Ｅｌ）各電極が形成され、一方、領域Ｈには縦形ｐｎｐ
トランジスタのエミッタ（Ｅ２）、ベース（Ｂ１）、コ
レクタ（Ｃ，）Ｖｃｃ各電極が形成されろ。

以上実施例で述べたプロセスによれば、従来の溝ｐｎ接
合アイソレーション技術と、ｎｐｎトランジスタ技術と
をそのまま使用し、拡散パターンの一部をかえるのみで
プロセスそのものを変更することなく所要とする縦形ｐ
ｎｐｈランジスタを形成することが可能である。このよ
うなプロセスを経て得られた縦形ｐｎｐトランジスタは
溝を利用しないで形成する場合に比べ、ＣＮ拡散工程を
省くことができ、実施例１で述べたものと同様の効果が
得られるものである。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である。

たとえば、実施例２の工程（２）でエピタキシャルｎ層
を形成後、領域■のベース領域にｎウェルを形成するこ
とによりｈＦＥ制御を行うことができる。

本発明はリニアＩＣに適用して最も効果がある。

本発明はバイポーラＩＣ一般、特に電流源としての利用
の他に相補形回路への応用が可能である。

〔発明の効果〕

本発明において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、ラテラル形ｐｎｐトランジスタに比してｈＦ
、、ｆＴ、電流容量に有利な縦形ｐｎｐ　）ランジメタ
を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す縦形ｐｎｐ）ランジメ
タの縦断面図である。第２図は同平面図である。 第３図乃至第９図は本発明の他の一実施例を示し、一つ
の基板にｎｐｎ）ランジメタと縦形ｐｎｐトランジスタ
を形成するプロセスの工程断面図である。 １・・・ｐ−３ｉ基板、２・・・エピタキシャルｎ−層
、３・・・ｎ＋埋込層、４・・・ｐ＋埋込層、５・・・
溝部、６・・・アイソレーン３フ９層、７・・・エミッ
タｐ＋層、８・・・ベース取出しｎ＋層、９・・コレク
タ取出しｐ＋層、１０　・＝　ｖｃｃ取出し部、１１・
　Ａ−ｇ！極、１２・・酸化膜。 第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、ｐ型半導体基板上にエピタキシャルｎ型半導体層が
   形成され、このｎ型半導体層はその表面の一部に堀られ
   た溝と溝の下に設けたアイソレーションｐ型層とによっ
   ていくつかの島領域に分離され、分離された各島領域の
   ｎ型半導体層とｐ型半導体基板との間に高濃度のｎ型埋
   込層が介挿され、少なくとも一つの島領域のｎ型半導体
   層とｎ型埋込層との間に高濃度のｐ型埋込層が介挿され
   、各島領域のｎ型半導体層はその表面の一部に堀られた
   溝によって薄く形成され、上記ｐ型埋込層が形成された
   少なくとも一つの島領域にはｎ型半導体層をベースとし
   、ｎ型半導体層表面の一部に設けられたｐ型拡散層をエ
   ミッタとし、ｐ型埋込層をコレクタとしてうすく形成さ
   れたｎ型半導体層表面に設けられたｐ型拡散層をコレク
   タ取出し部とする縦形ｐｎｐトランジスタが構成されて
   いることを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に記載の半導体集積回路装置
   において、上記縦形ｐｎｐトランジスタのベース取出し
   部は溝を堀ることによって薄く形成されたｎ型半導体層
   の表面に設けられたｎ拡散層からなる。 ３、特許請求の範囲第１項又は第２項に記載の半導体集
   積回路装置において、縦形ｐｎｐトランジスタの形成さ
   れるエピタキシャルｎ層にｎウェルが拡散されている。