JPH02213941A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、各秤機能のモジュールを組み込んだマイク
ロプロセッサに関する。

「従来の技術」 一般に、マイクロプロセッサにおいては、レジスタ指定
型のコマンド体系を有している。例えば１、第８図に示
すような命令にあっては、ソースＳＯおよびソースＳｔ
が示すレジスタの内容について、オペコードＯＰが示す
演算を行い、その演算結果をデスティネーションＤが示
すアドレスに書き込むという処理がなされる。

このような命令体系にあっては、演算によって得られる
結果は、通常１つであるから、演算結果の記憶先は、ｌ
ワードのエリアでよい。

「発明が解決しようとする課題」 ところで、マイクロプロセッサの多機、能代、高速化を
図るために、直線描画処理をハード的に行うモジュール
（以下、ＤＤΔモジュールという）や塗りつぶし等のグ
ラフィック処理をハード的に行うモジュール（以下、Ｆ
ＩＬＬモジュールという）を内蔵することが考えられる
。しかしながら、このようなモジュールの処理にあって
は、演算結果が複数生じてしまうため、従来の命令体系
では１つの命令で演算結果を所望エリアに記憶させるこ
とができず、極めて多くの命令を要してしまうという欠
点があった。

例えば、点Ｘ１とｘ２とを結ぶ直線をＤＤＡモジュール
に演算させ、その結果を記憶させる場合は、点ＸＩ、Ｘ
２の座標データをＯＤＡモジュールに書き込み、かつ、
ＤＤΔモジュールの演算結果を所定の記憶エリア（外部
メモリ等）に記憶さ仕る命令を行わなければならない。

すなわら、第９図（イ）に示すように、まず、一方の点
の座標をＤＤΔモジュールにロードする命令を行い、次
に、他方の点の座標をＤＤＡモジュールにロードする命
令を実行する（同図（ロ）参照）。この時点においてＤ
ＤＡモジュールの処理が開始され、以後演算結果が順次
出力される。次に、演算結果を所定の記憶エリアに記憶
させるべ（、同図（ハ）に示すように、デスティネーシ
ョン（例えばＲＯとする）に書き込む命令を行う。以後
は、演算結果が出力される毎に、順次同様の命令を行っ
ていき、最後の演算結果をデスティネ、−ジョンＲｎに
書き込んだ時点で、一連の処理が終了する。　上記のよ
うに、従来のマイクロプロセッサにおいては、ＤＤＡモ
ジュールの処理にかかわる命令数が極めて多くなる。し
かも、この間は他の処理ができないため、処理効率が極
めて悪化するという問題が生じた。

また、第９図に示す命令群は、ユーザによって外部メモ
リに書き込まれるものであるから、一連の処理を行うた
めに、これらの命令を個々にフエ、。

チすると、３くの時間を要してしまうという問題があっ
た。これは、外部メモリを用いた場合のフェッチ時間は
、高速のものでも２００ｎｓ程度を要するからである。

一方、ＤＤＡモジュールの演算時間が２０μ〜４０μ程
度であることを考えると、Ｄ　Ｄ　Ａモジニールの処理
に対し、命令のフェッチが間に合わないごとになり、こ
の間の調整処理が必要となった。この場合、キャッシュ
メモリを使用すれば、フェッチ時間については幾分の改
善が図れるが、ＤＤＡモジュールの処理には間に合わな
い。

この発明は、上述した事情に鑑みてなされたもので、命
令フェッチ時間を殆ど要すことなくＤＤＡモジュールや
ＦＩＬＬモジュールに処理を行わせることができ、しか
も、その処理に拘束されることがな（、また、これらの
モジュールによって得られた演算結果を無駄時間を要す
ことなく、所望のデスティネーションに転送することが
できるマイクロプロセッサを提供することを目的として
いる。

［課題を解決するための手段」 この発明は、上述した課題を解決するために、パラメー
タが与えられると所定の演算処理を行うモジュールと、
このモジュール内に設けられてデスティネーションを特
定するデスティネーション情報および前記演算処理結果
のワード数を示すワード数情報を記憶するレジスタと、
装置内各部の動作タイミングを制御するとともに、命令
に対応したマイクロプログラムのアドレスを作成し、か
つ、前記命令に応じたデスティネーション情報を作成し
て前記レジスタに転送するシーケンスコントローラとを
具備するとともに、前記モジュールは演算処理後に前記
ワード数データを作成して前記レジスタに書き込み、前
記シーケンスコントローラは、前記モジュールから割込
要求があると前記レジスタの内容に対応したマイクロプ
ログラムのアドレスを作成することを特徴としている。

また、請求項３に記載の発明にあっては、前記モジュー
ルは、演算処理結果を所定ワード記憶するバッファメモ
リを有している。

「作用」 各モジュールに設けられるレジスタにデスティネーショ
ンを特定する情報が書き込まれ、モジュールの演算終了
時においては、前記レジスタの内容から対象となるデス
ティネーションを知ることができる。また、演算結果の
ワード数が前記レジスタに書き込まれ、このレジスタの
内容からマイクロプログラムのアドレスが作成されるの
で、演算結果のワード数に応じた処理がなされる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の構成を示すブロック図
である。

図において、１は、シーケンスコントローラであり、プ
ログラムメモリから読出した命令や、回路各部から供給
される信号に対応してマイクロプログラムメモリ２をア
クセスする。このように、マイクロプログラムメモリ２
がアクセスされることじより、６種命令や信号に対応し
た動作が行われる。また、シーケンスコントローラ１は
、回路各部から供給される信号に対応して種々の制御信
号を作成するようになっている。

３はプログラムカウンタであり、外部メモリやキャッシ
ュメモリをアクセスするためのアドレスデータを出力す
る。４は、ＡＬＵ　（データ処理実行部）であり、論理
和、論理積、加算、減算等を行うとともに、プログラム
カウンタ３や各種レジスタのインクリメント、ディクリ
メントを行う。

次に、５および６は、各々ＤＤΔモジニールおよびＦＩ
ＬＬモジュールであり、内部にレジスタ５ａ、６ａを有
している。レジスタ５ａ、６ａは、各々第２図に示すよ
うに、演算結果を転送すべきデスティネーションのアド
レスを示すテ′ステイネ−ジョンアドレスＤＡ（３２ビ
ツト）を記憶するｌと、デスティネーションの対象を示
す対象データＤＢ、（２ビツト）を記憶する部分と、演
算結果のワード数を示すワード数データＤ、（４ビ。

１・）を記憶する部分とから構成されている。

χ、ｊ象データＤ　＋（Ｈの内容と意味は、以下のよう
に定義されている。

第１表 この対象データＤｌ１Ｍは、シーケンスコントローラ１
によって、オペコードとアドレスモードとから作成され
る。すなわち、本実施例における命令は、例えば、第３
図に示すように、オペコードＯＰ２アドレスモード（内
部アクセスか外部アクセスかヲ示スモード）Ａ１デステ
ィネーシもンアドレスＤ１ソースアドレスＳ０１ソース
アドレスＳ１からなるが、このうち、オペコードＯＰと
アドレスモードＡをデコードすることによってこれらに
対応した対象データＯＳＭが作成される。このようにし
て作成された対象データＤ１１．は、その命令のフェッ
チ時において、Ｉ）　ｌ）Δモジコール５またはＦｌし
しモジュール６に書き込まれるようになっている。

また、ワード数データＤ、は、ＤＤＡモジュール５およ
びＦＩＬＬモジュール６が演算処理終了時に作成するデ
ータであり、その値がｒｌＪ、　　「２」・・・・・・
「８」の場合は、演算結果が１ワード、２ワード・・・
・・・８ワードあることを示している。この場合の演算
結果は、各々バッファメモリ７．８に一時的に記憶され
るようになっている。このバッファメモリ７．８は、８
ワードの記憶エリアを有しており、演算結果を順次各エ
リアに記憶する。

また、演算結果が８ワ一ド以上の場合は、ＤＤＡモジュ
ール５およびＦＩＬＬモジュール６は、各々ワード数デ
ータＤｓを値「０」とする。したがって、ワード数デー
タが１０」のときは、演算結果のデータ長は不明である
。

次に、デスティネーションアドレスＤＡは、対象となる
デスティネーションが内部レジスタの場合は、命令（第
３図参照）におけるデスティネーラインアドレスＤの値
そのままのデータである。

すなわち、この場合においては、シーケンスコントロー
ラｌからマルチプレックスＩＯまたは２を介してレジス
タ５ａ、６ａの所定の位置にデスティネーションアドレ
スＤが書き込まれる。一方、対象となるデスティネーシ
ョンが外部のメモリ等（キャッシュメモリ、外部デバイ
ス）の場合は、デスティネーションアドレスＤＡの値は
、プログラムカウンタ３の値となる。すなわち、この場
合においては、プログラムカウンタ３の出力信号が、マ
ルチプレ２クス１０または１１を介してレジスタ５ａま
たは６ａの所定の位置に書き込まれるようになっている
。このようにするのは、外部メモリ等をアクセスする場
合は、デスティネーションアドレスＤの内容にアドレス
レジスタやインデックスレジスタの内容を加算して物理
アドレスを求め、この演算結果をプログラムカウンタ３
に書き込むため、実際のデスティネーションの物理アト
し・スはプログラムカウンタ３に現れるからである。

上述したデスティネーションアドレスＤＡの書き込みに
おけるマルチプレックス１０．１１の切り換えは、アド
レスモードＡ（第３図参照）に基づいて行われるように
なっている。

また、ＯＤＡモジュール５およびＦ　Ｉ　Ｌ　Ｌモジコ
ール６は、各々演算終了時に割込信号Ｉ　ＮＴ　ｌ。

ＩＮＴ２をシーケンスコントローラ１に供給するように
なっている。このＤＤＡモジュール５およびＦ　［Ｌ　
Ｌモジュール６の演算結果は、データバスＤＢに出力さ
れるようになっており、さらに、演算に必要なパラメー
タもデータバスＤＢを介してシーケンスフン！・ローラ
１から供給されるようになっている。

次に、上記構成によるこの実施例の動作を説明する。

始めに、本実施例において定義される命令の一例につい
て説明する。

まず、第４図（イ）に示す命令に・ついて説明する。こ
の命令は、オペフードＯＰとしてＤＤＡが書き込まれ、
また、ソースレジスタＳｏ、Ｓｔの内容として座（ｉＸ
ｌ、Ｘ２が書き込まれている。

この命令の内容は、ＤＤΔモジ１−ル５にソースレジス
タＳ０．３１内の座標ＸＩ、Ｘ２を書き込み、これによ
り、点Ｘｉ、Ｘ２を結ぶ直線を求める演算を行わせ、さ
らに、その演算結果をデスティネーションＤによって示
されるアドレスを先頭とする記憶エリア（内部レジスタ
、あるいは外部メモリ）に格納せよという内容である。

このような命令は、極めて高度な命令であるが、本実施
例においては、上述の命令内容が１回のフェッチで実行
されることになる。

また、第４図（ロ）は、本実施例における命令の他の例
を示している。この命令におけるオペコードとしてはＦ
ＩＬＬが書き込まれ、また、ソースレジスタＳＯにはア
ウトラインベクタが記憶されている記憶エリアのアドレ
スが書き込まれている。この記憶エリアは、ＦＡＬＬモ
ジュール６が管理するエリアであり、曲線を示すアウト
ラインベクタが記憶されているエリアである。次に、ソ
ースレジスタＳ１には、上記アドレスからのベクトル数
Ｎが書き込まれている。この命令の意味は、アドレスＡ
　ｄ　、からベクトル数Ｎにわたって［？１１、［、処
理（例えば、曲線と水平座標との交点を求める処理）を
行い、その演算結果をデスティネーションＤで示される
番地から順に格納せよという内容である。この命令も高
度な命令であるが、本実施例においては、１回でフェッ
チされる。

次に、上述した命令が順次供給された場合を例にとって
処理手順を説明する。

まず、第５図に示す時刻ｔ１において、第３図（イ）に
示す命令がフェッチされると、シーケンスコントローラ
ｌは、オペコードＤＤＡとアドレスモードＡとから対象
データＤＩ１．を作成する。そして、対象データＤＲＭ
が（ｔｏ）、（１１）の場合は、シーケンスコントロー
ラｌは、ＡＬＵ４に所定のアドレス演算を行わせ、この
結果得られるアゼレスＡｄｒをプログラムカウンタ３に
セ・ノドする。そして、このプログラムカウンタ３の出
力信号をマルチプレクサ１０を介してレジスタ５ａに書
き込む。このとき対象データＤＩＩＭもレジスタ５ａに
書き込む。一方、対象データＤＲＭが（００）（Ｏｉ）
の場合（内部レジスタの場合）は、デスティ不一シクン
Ｄの内容をマルチブレクツ１０を介してレジスタ５ａに
書き込むとともに、対象データＤ。も同時にレジスタ５
ａに書き込む。

さらに、シーケンスコントローラ１は、ＯＤＡ処理のパ
ラメータである座標Ｘｉ、Ｘ２を、ソースレジスタＳＯ
，Ｓｌから読出し、データバスＤＢを介してＤＤＡモジ
ュール５に書き込む。

以−ヒの処理により、ＤＤＡモジュール５の処理が開始
される。この処理は時間を要すため、演算の終了を待た
ずに次の命令（第３図（ロ）参照）のフェッチを行う。

今、時刻ｔ、において、次の命令がフェッチされたとす
ると、シーケンスコントローラ１は、上記の場合と同様
にして、対象データＤ　Ｒ，を作成してレジスタ６ａに
書き込むとともに、デスティネーションＤまたはプログ
ラムカウンタ３の内容をレジスタ６ａに書き込む。また
、同時にソースレジスタｓｏ、ｓｔ内のアドレスデータ
Ａ　ｄ　ｏとベクトル数ＮとをデータバスＤＢを介して
ＦＩＬしモジュール６に書き込む。以−４二の処理によ
り、ｉ＝’　［Ｌ　Ｌモジュール６が動作を開始ｒる。

したがって、時刻（！以後においては、ＤＤ八へジュー
ル５とＦＩＬＬモジュール６とが並行に動作することに
なる。

次に、ＤＤＡモジュール５が時刻（３において演算を終
了すると、割込信号（ＮＴＩをシーケンスコントローラ
ｌに出力する。シーケンスコントローラ１は、割込信号
ｌＮＴｌを受けると、レジスタ５ａ内の対象データＤ　
ＲＭとワード数データＤ、から、マイクロプログラム２
のアドレスをデコードし、この結果、当該アドレスにお
ける処理が実行される。

ここで、シーケンスコントローラ１におけるアドレス生
成処理について説明する。

第６図は、シーケンスコントローラ１内に設けられるア
ドレス制御部の構成を示すブロック図である。図におい
て、１０はマルチプレクサであり、入力ＩＡ、Ｂ、Ｃ，
Ｄ、Ｅのいずれかを選択する。

ここで、入力端へには対象データＤ。、ワード数データ
Ｄ、および補助データＤＰが【１（給されるようになっ
ている。補助データＤ、は、１０ビツトのデータであり
、対象データＩ）、、、、ワード数データＤＮとともに
１６ビノトのアドレスデータを構成する。この補助デー
タＤＰは、プログラマブルになっており、いずれのモジ
ュールから割込がかけられたかによってその値が決定さ
れるようになっている。次に、入力端Ｂには、マイクロ
プログラムから読出されるマイクロコードａＣが供給さ
れるようになっている。このようにマイクロコードμＣ
が供給される場合は、マイクロプログラム２内にジャン
プ命令がある場合であり、その飛び先番地がマイクロフ
ードμＣとして供給される。入力端Ｃには、命令ｉｎｓ
が供給され、入力端りにはスタック１１の出力が供給さ
れる。スタックｌｌ内には、戻り番地が格納されており
、これらの戻り番地のうちブツシュ／ポツプカウンタ１
２の出力信号に対応するものが読出されるようになって
いる。入力端Ｅには、アダー１１によって１インクリメ
ントされたアドレスデータが、ラッチｌ子１４の出力信
号は、スタック１１の入力端にも＋ｊＶ給されており、
サブルーチンの処理を実行する際には、処理後の戻り番
地がスタック１１に格納されるようになっている。

上記構成においては、入力端Ｂが選択されたときには、
ジャンプ命令の飛び先のアドレスがアクセスされ、人力
１ｃが選択されたときには命令に対応するアドレスがア
クセスされる。また、入力端りが選択されたときには、
戻り番地がアクセスされ、入力端Ｅが選択されたときに
は、マイクロプログラム２のアドレスが順次インクリメ
ントされる。

一方、入力端へが選択されたときには、割込を発したモ
ジュールの種類と、デスティネーションの対象と、演算
結果のワード数によって決定される番地がアクセスされ
る。この場合、マイクロプログラム２には、前記番地か
ら当該割込の状態に対応する処理が順次書き込まれてい
る。なお、前記番地に、さらに飛び先番地を書き込み、
この飛成してもよい。

次に、割込処理の一例を、マイクロプログラム２による
処理と対比して説明する。今、時刻（。

（第５図参照）の割込において、ＤＤＡモジュール５か
ら出力された対象データＤＲＮが（１１）で、ワード数
データＤＮが（０１０）＝　ｒ２Ｊ　、であるとする。

これらのデータが補助データＤ、とともに、マイクロプ
ログラム２のアドレスデータを構成し、これがマルチプ
レクサＩＯに選択されろえこれにより、該当するアドレ
スがアクセスされる。

この番地をΔｄｎＱとすると、番地ＡｄｎＱにおける処
理は、第７図に示すように、プログラムカウンタ３にデ
スティネーションアドレスＤＡをロードし、さらに、デ
ータバスＤＢを介してＯＤＡモジュール５の演算結果を
リードするという処理になっている。次に、マルチプレ
クサ１０が入力端子Ｅを選択してアクセスアドレスが１
インクリメントされると、アドレスＡｄｎＯ＋１がアク
セスされる。この番地においては、第７図に示すように
データバスＤＢ上のデータを現在アクセスされているデ
スティネーションに書き込むという処理が行われる。現
在°γアクセスれているデスティネーションは、ＤＤへ
モジュール５が出力したデスティネーションアドレスＤ
ａに対応する外部メモリのエリアであるから、ここに、
ＤＤＡモジュール５の第１ワード目の処理結果が書き込
まれる。

また　了ドレスＡｄＯ＋１の処理によって、プログラム
カウンタ３のカウント内容が１インクリメントされ、さ
らにデータリードが行われる。この場合に読出されるデ
ータは、ＤＤＡモジュール５における第２ワード目の処
理結果である。次に、再びマイクロプログラムのアクセ
ス番地がインクリメントされ、番地Ａ　ｄ　ｎ　Ｑ　１
−２がアクセスされる。

この番地においては、再び書込処理が実行される。

この際に書き込まれるデータは、ＤＤＡモジュール５の
第２ワード目の処理結果であり、書込先は、デスティネ
ーションアドレスＤａの次の番地である。したがって、
この時点において、ＤＤＡモジュール５の処理結果のす
べてが所望のデスティ不一／３ンアドレスを先頭にｌｌ
、て順次書き込まれる。

次に、スタートγドレスにジャンプする処理ｆ−ＪｔＪ
ＮＰｓＴΔＲＴＪが行われる。この後は、他のモジュー
ル（ここでは■：　ＩＬＬモジ、１−ル６）の次の割込
処理あるいは次の命令Ｉｒ１ｓの処理を行う。

なお、一般に、ＤＤＡモジュール５の演算時間である時
刻ｔ、からｔ、の間に（第５図参照）、１つあるいはそ
れ以上の命令を、十分にフェッチすることができるから
、上記実施例においては、ＦＩＬＬモジュール６に並行
動作を行わせたり、あるいは、その他の処理を効率良く
実行することができる。

また、実施例で用いた以外の他のモジュールを用いるこ
ともでき、さらに、モジュールの数を増やすことも勿論
可能である。

「発明の効果」 以上説明したように、この発明によれば、パラメータが
与えられると所定の演算処理を行うモジュールと、この
モジュール内に設けられてデスティネーションを特定す
るデスティネーション情報お欠ひ前記演算処理結果のワ
ード数を示すワード数ｔｌ’ｉ報を記憶するレジスタと
、装置内各部の動作タイミングを制御するとともに、命
令に対応したマイクロプログラムのアドレスを作成し、
かつ、前記命令に応じたデスティネーション情報を作成
して前記レジスタに転送するシーケンスコントローヘラ
とを具備するとともに、前記モジュールは演算処理後に
前記ワード数データを作成して前記レジスタに書き込み
、前記シーケンスコントローラは、前記モジュールから
割込要求があると前記レジスタの内容に対応したマイク
ロプログラムのアドレスを作成するようにしたので、 命令フェッチ時間を殆ど要すことなくＤＤΔモジュール
やＦＩＬＬモジュールに処理を行わせることができ、し
かも、その処理に拘束されることがなく、また、これら
のモジュールによって得られた演算結果を無駄時間を要
すことな（、所望のデスティネーションに転送すること
ができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示セブロノク図、
第２図は同実施例におけるレジスタ５ａ。 ６ａの構成を示す概念図、第３図は同実施例における命
令のフォーマｙ　ｈを示す図、第４図は同実施例におけ
る命令の一例を示す概念図１．第５図は同実施例の動作
を説明するだめのタイミングチャート、第６図はシーケ
ンスコントローラ１内のアドレス作成部の構成を示すブ
ロック図、第７図は同実施例におけるマイクロプログラ
ムの一例を示す図、第８図は従来の命令のフォーマット
を示す図、第９図は従来の命令系によってモジュールに
動作命令を与える場合の命令群を示す概念図である。 ｌ・・・・・・シーケンスコントローラ、５・・・・・
ＤＤＡモジュール、６・・・・・Ｆ　［Ｌ　Ｌモジュー
ル、５ａ。 ６ａ・・・・・・レジスタ、７．８・・・・・・バッフ
ァメモリ。

Claims (3)

【特許請求の範囲】
1. （１）パラメータが与えられると所定の演算処理を行う
   モジュールと、このモジュール内に設けられてデスティ
   ネーションを特定するデスティネーション情報および前
   記演算処理結果のワード数を示すワード数情報を記憶す
   るレジスタと、装置内各部の動作タイミングを制御する
   とともに、命令に対応したマイクロプログラムのアドレ
   スを作成し、かつ、前記命令に応じたデスティネーショ
   ン情報を作成して前記レジスタに転送するシーケンスコ
   ントローラとを具備するとともに、前記モジュールは演
   算処理後に前記ワード数データを作成して前記レジスタ
   に書き込み、前記シーケンスコントローラは、前記モジ
   ュールから割込要求があると前記レジスタの内容に対応
   したマイクロプログラムのアドレスを作成することを特
   徴とするマイクロプロセッサ。
2. （２）前記デスティネーション情報は、デスティネーシ
   ョンの対象の種類を示すデータと、デスティネーション
   アドレスとからなることを特徴とする請求項１記載のマ
   イクロプロセッサ。
3. （３）前記モジュールは、演算処理結果を所定ワード記
   憶するバッファメモリを有することを特徴とする請求項
   １記載のマイクロプロセッサ。