JPS6049337B2

JPS6049337B2 - パイプライン制御方式

Info

Publication number: JPS6049337B2
Application number: JP5317477A
Authority: JP
Inventors: 英雄前島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-05-11
Filing date: 1977-05-11
Publication date: 1985-11-01
Also published as: JPS53139448A

Description

【発明の詳細な説明】本発明は、パイプライン制御方式、特に命令フエツチ部
と命令実行部との同期化をはかつてなるパイプライン制
御方式に関する。

従来からのパイプライン制御方式のデータ処理装置につ
いて第１〜６図を使つて説明する。

第１図はパイプライン制御方式データ処理装置のブロッ
ク図であるが、このパイプライン制御方式は特フに事務
用の大型機に用いられている。その構造は命令の読み出
しをする命令ユニット１１、読み出した命令を実行する
演算ユニット１２を核として記憶制御ユニット１３、主
記憶１４及び入出力バスＩ／Ｏ−ＢＵＳ）アドレスバ
スＡ−ＢＵＳ）デー５タバスＤ−ＢＵＳ）及びユニット
間インターフェイスＵＩＮＴから成つている。命令ユニ
ット１１は第２図に示した論理構造をもつており、命令
語の格納されている主記憶アドレスを格納するプログラ
ムカウンタをはじめ、オペランドのアドレスを作成する
ためのベースレジスタ、インデックスレジスタ等を格納
するレジスタ群２１、該レジスタ群２１の１つと命令語
の１部とを加算しアドレスバスＡ−ＢＵＳを介して出力
するアドレス加算器２２、及びこれらを制御する命令制
御部２３から成つている。従つて、本命令ユニット１１
の動作は、（１）プログラムカウンタの内容をアドレス
バスＡ−ＢＵＳに送出し、命令語を読み出す。

更に、プログラムカウンタをインクリメント（アップ）
する。（２）読み出された命令語に応じて、その指定す
る方法でオペランドのアドレスをアドレス加算器２２に
より計算し、アドレスバスＡ−ＢＵＳに送出する。

（３）命令ユニットの動作終了をユニット間インターフ
ェイスＵＩＮＴを通じて演算ユニット１２に連絡し、該
ユニット１２を起動する。

というような３機能に分けられ、これを順次実行する。

第３図は演算ユニット１２の論理構造を示したものであ
るが、各種演算レジスタを格納するレジスタ群３１，３
２、演算器３３、及びこれらを制一御する命令実行制御
部３４から成る。命令ユニット１１の動作終了をユニッ
ト間インターフェイスＵＩＮＴの信号に１つにより命令
ユニットからの連絡を受け、実行動作を開始する。次に
、命令ユニット１１と演算ユニット１２との関係を第４
〜６図を用いて説明する。

第４図は命令ユニット１１のスタテイサズ実行中心に示
したフローチャートであるが、次の手順で演算ユニット
１２と連絡をとりながら動作する・
３（１）命令ユニット１
１のスタテイサイズ開始の判定。

演算ユニット１２の命令実行（処理）によつてどの時点
からスタティサィズを開始できるかが決定される。例え
ば、命令ユニット１１内のレジスタ群２１内のプログラ
ムカウンタ、べ４．ースレジスタ、インデックスレジス
タ等を変更する命令（条件分岐、無条件分岐、サブルー
チン分岐、レジスタ書換え等）ではレジスタの内容変更
後にスタデイサイズを開始できるわけである。（Ｉｉ）
割込みの有無の判定、割込みのある場合にはスタテイサ
イズを実行してプログラムカウンタを更新してはならな
い。

Ｓ（Ｉｉｉ）スタテイサイズの実行。

命令ユニット１１がスタテイサイズ開始可能であつて、
割込みが無い場合はじめてスタテイサイズを実行する。
その動作内容は前述したので省略する。（Ｉｖ）演算ユ
ニット１２が実行中かどうかの判定。

Ｏ演算ユニット１２が前命令を実行中か否かにより、
命令ユニット１１の実行結果を演算ユニット１２に移し
て命令の実行を行わせるかを決める。演算ユニット１２
が前命令の実行を終了すれば、ひき続き今回の命令の実
行を開始し、命″ 令ユニット１１では次の命令フエツ
チの準備をする。このように、命令ユニット１１と演算
ユニット１２とは常に連絡をとり合つて動作し続けバイ
ブライン制御を実現する。

第５図は時間ｔの流れにｌ沿つたバイブライン制御の様
子を示した図である。命令ユニット１１の動作（スタテ
イサイズ）が演算ユニット１２の動作（前命令の実行）
よりも遅い場合には演算ユニット１２は待たされるし（
図のＴ１区間）、命令ユニット１１の動作完了が演算ユ
ニット１２の動作完了よりも早い場合には命令ユニット
１１の次の動作開始が待たされる（図のＴ２区間）。即
ち、処理Ｎのスタテイサイズ完了は演算ユニット１２の
前命令Ｎ−１実行終了と一致し、演算ユニット１２の処
理が継ぎ目なく行われた場合が時間ｔ１を示し、処理Ｎ
＋１では演算ユニット１２の前命令処理Ｎとの間に持ち
が生じた場合が区附匡，の持ち時間を示す。この時には
、処理Ｎ＋２は前命令Ｎ＋１の終了までスタテイサイズ
を開始できない。更に次の命令ユニットのスタテイサイ
ズＮ＋３が早く終了した場合が区間Ｔ２の持ち時間とな
る。以上のように命令ユニット１１と演算ユニット１２
はそれぞれには命令によつて種々の場合に伴なう持ちが
生じ、この持ちをユニット間インターフェイス信号によ
りタイミング的に同期化しているものが多い。

第６図は２つのユニット間インターフェイスの基本信号
を示したもので、命令ユニット１１ののスタテイサイズ
終了を演算ユニット１２に連絡する信号（ＥＵＳＴＡＲ
Ｔ）、演算ユニツ卜１２の命令実行終了を命令ユニット
１１に連絡する信号（ＩＵＳＴＡＲＴ）の２本がある。
この２つの信号により両ユニット間の同期がとられてい
る。一方、バイブライン制御を行つているのは既に述べ
たように事務用の大型機に多く、命令語のスタック、主
記憶のインターリービツグといつた高度の技術を駆使し
ており、命令ユニット１１と演算ユニット１２の内部論
理はかなり複雑であり、更に２つのユニット間インター
フェイス信号はかツなり多くなる。

この結果、２つのユニットをそれぞれ１つのＬＳＩチッ
プで構成しようとする場合、２チップ間のインターフェ
イス信号が多くなる。しかしパッケージピン数の制約の
ため実現は難かしい。本発明は前述した従来技術の欠点
に鑑みなされたものであり、その目的は命令ユニット、
演算ユニットそれぞれを１つのＬＳＩチップ等の単一回
路で構成する場合の２つのチップ間のインターフェイス
信号を少なくし、更にそれぞれの動作のずれ５を補正す
るバイブライン制御方式を提供することにある。

上記目的を達成する為に、本発明はマイクロプログラム
制御になるバイブライン可能なデータ処理装置の演算ユ
ニットの命令実行が命令ユニットのスタテイサイズより
も先に終了した場合に限つて、命令ユニットの発生する
マイクロプログラム分岐アドレスに修飾を加え、固定番
地に変換し、該固定番地に無実行マイクロ命令を格納す
ることにより演算ユニットを持ち状態とすることを特徴
とする。

以下図面に基ついて本発明の好適な実施例を詳細に説明
する。

尚、以下の説明では、チップなる表現を使用しているが
、これはＬＳｌを前提にしているためである。チップの
内部機能は共に述べたユニットとほぼ同一である。勿論
、本発明の特有な技術が付加されているため、実質的に
同一ということはない。第７図は本発明に係るマイクロ
サイクル同期化装置を内蔵したバイブライン制御可能の
データ処理装置のブロック図である。

本データ処理装置は命令フエツチチツプ７１、命令実行
チップ７２、マイクロ命令アドレスレジスタ７３、該レ
ジスタ７３からアドレスバスＡＤＤＲ−ＢＵＳを通して
送られるアドレスによりアクセスされるマイクロプログ
ラムメモリ７４から構成され、マイクロプログラムメモ
リ７４の命令フエツチチツプ７１を制御する部分１は命
令フエツチチツプ７１内から発生されるマイクロプログ
ラム分岐アドレスとを時分割して使用し、マイクロ命令
バスＭＩ−ＢＵＳｌを通してマイクロ命令アドレスレジ
スタ７３に供給されている。また、命令実行チップ７２
は常にマイクロプログラムメモリ７４の一部Ｅによりマ
イクロ命令バスＭＩ−ＢＵＳ２を通して制御されており
、マイクロ命令アドレスレジスタ７３のモード（カウン
ト／ロード）制御信号ｅ１命令実行終了信号０を出力し
、後者は命令フエツチチツプ７１に供給されている。ま
た、本発明に直接関係はないが命令フエツチチツプ７１
のアドレス出力、命令実行チップ７２のデータ入出力は
共通のデータ◆アドレスバスＤ−Ａ−ＢＵＳで連結され
、チップ間のデータの授受も可能なようになつている。
命令フエツチチツプ７１と命令実行チップ７２はマイク
ロプログラムメモリ７４のそれぞれＩ，Ｅ部により独立
に制御、され、更に命令フエツチチツプ７１におけるス
タテイサイズ制御はマイクロ命令によらずハードウェア
制御するものとする。そのハードウェアについては本発
明に直接的な影響はないので省略する。次に、第８図を
用いて命令フエツチチツプ７１のマイクロプログラム分
岐制御部について説明する。

本制御部は時分割制御するマイクロ命令バスＭＩ−ＢＵ
Ｓｌからのマイクロ命令入力バッファ８）１、マイクロ
プログラム分岐アドレス送出の為の出力バッファ８２、
マイクロ命令レジスタ８３とそのデコーダ８４、本発明
の中心となるマイクロサイクル同期化装置８５、（マク
ロの）命令レジスタ８６から構成される。通常マイクロ
命令バス５ＭＩ−ＢＵＳｌは入力方向側で動作しており
、マイクロプログラムメモリ７４から読み出されたマイ
クロ命令は入力バッファ８１を介しマイクロ命令レジス
タ８３に置数され、マイクロ命令デコーダ８４により命
令フエツチチツプ７１内の各部を制御″θする。しかし
、命令フエツチチツプ７１がスタテイサイズを開始しよ
うとする時はスタテイサイズ開始を指示するマイクロ命
令を入力バッファ８１、マイクロ命令レジスタ８３、マ
イクロ命令デコーダ８４を通じてスタート信号ｓを発生
させ、マイクロサイクル同期化装置８５に連絡する。割
込み信号１により割込みの無い場合、以下のマイクロ命
令の実行を禁止する信号ｎをデコーダ８４に返答し、マ
イクロサイクル同期化装置８５は動作状態に入る。該同
期化装置８５はマクロの命令レジスタ８６の命令コード
から各命令に応じたマイクロプログラムの先頭番地を作
成し、命令実行チップ７２の前命令実行終了信号０によ
り出力バッファ８２が開放され（この時マイクロプログ
ラムメモリ７４のＩ部は禁止）マイクロ命令レジスタ７
３に置数する。しかし、命令フエツチチツプ７１のスタ
テイサイズ動作が完了していない時にはマイクロサイク
ル同期化装置８５の分岐アドレス出力は固定番地であり
、スタテイサイズ完了まで命令実行チップ７２はその固
定番地のマイクロ命令（無実行命令）を実行し続けて命
令フエツチチツプ７１との同期をとる。第９図は本発明
になるマイクロサイクル同期化装置８５の詳細図てある
。

該装置８５は割込み信号１のインバータ９１、スタテイ
サイズ開始信号を得る為のナンドゲート９２、スタテイ
サイズ開始を表示するフリップフロップ９３、割込み受
付け信号を得る為のナンドゲート９牡割込みの受付けを
表示するフリップフロップ９５、命令レジスタ８６の命
令コードに変更を与える為の３入力５のアンドゲート９
６ａ−ｈから成る。９ビットの分岐アドレスＢ−ＡＤＤ
Ｒの最上位ビットはフリップフロップ９５のＱ出力端子
の信号をもつて形成し、２ビット目以降はゲート９６ａ
〜９６ｈの出力をもつて形成している。

マイクロ命令によりス３タテイサイズ開始を指示すると
セット信号ｓが入力し、この時、割込み信号１が゛０゛
（割込み無し）ならばナンドゲート９２を介してフリッ
プフロップ９３がセットされ、フリップフロップ９５は
セットされない。従つて、命令レジスタ８６の５命令コ
ード（オペランドコード）が例えば（１１１０１０００
）であつたとした場合、スタテイサイズの終了によつて
ハードウェアが発生する終了信号ｅがフリップフロップ
９３に入力するまでそのＱ端子ぱ“０゛である故アンド
ゲード群９６ａ〜４ｈはオフ状態となり、且つフリップ
フロップ９５のＱ端子を゜４０゛である故、マイクロプ
ログラム分岐アドレスは（イ）００００００００）と０
番地を指している。終了信号ｅが入力するとフリップフ
ロップ９３はリセットされ、その結果、アンドゲート群
９６ａ−ｈがオン状態となり分岐アドレスは（０１１１
０１０００）と命令コードに応じたアドレスを発生させ
る（尚、このアドレスの先頭ビットはフリップフロップ
９５のＱ端子の信号によつて規定されるため“０゛とな
つている）。また、割込み信号１が６６Ｆ３（割込み有
り）ならばフリップフロップ９５だけがセットされ、そ
の結果、ゲート群９６ａ−ｈはオフ状態のままであるた
め分岐アドフレスは命令レジスタ８６の内容によらず（
１００００００００）を発生する。

そして、フリップフロップ９５は次のマイクロ命令にて
リセット信号ｒによりリセットされ、初期状態に戻る。
また、フリップフロップ９３のＱ端子出力がマイクロ命
令のデコード禁止信号ｎとなつており、この結果スター
ト信号ｓがあり、且つ割込み信号しかない場合のみ禁止
信号ｎが発生することになる。次に、命令実行チップ７
２側の詳細を第１０図を用いて説明する。

該チップ７２の本発明に係るのはマイクロ命令バスＭＩ
−ＢＵＳからのマイクロ命令を取り込む入力バッファ１
０１、マイクロ命令レジスタ１０２、分岐制御回路１０
３である。入力バッファ１０１を介してマイクロ命令レ
ジスタ１０２に置数されたマイクロ命令アドレスレジス
タ７３のモード（カウント／ロードすなわちインクリメ
ント／ジャンプ）制御信号′、命令実行終了信号０を出
力すると共に、信号′の決定要因として命令実行チップ
７２内部のテストコードの１つｔを取り込んでいる。分
岐制御回路１０３の詳細説明に入る前に命令実行チップ
７２を制御する１２ビットより成るマイクロ命令を第１
１図に示す。大別して４種（演算、条件分岐、リテラル
、その他）であるが、通常第１ビット位置が６６０″で
あればマイクロ命令アドレスレジスタ７３はインクリメ
ントモード“１゛であればジャンプモードであり、第１
，第２ビット位置の内容が（０１）の形成では第１１，
第１２ビット位置のＥフィールドが“゜１”の時に限つ
て命令実行終了を表わす。このマイクロ命令によつて分
岐制御回路１０３の動作を第１２図を用いて説明する。
該回路は第１ビット位置（ＢｉｔＯ）のインバータ１２
１、該出力、第１ビット位置（Ｂｉｔｌ）第１１，第１
２ビット位置（Ｂｉｔｌｌ）のナンドゲート（デコーダ
）１２２、モード変更を行なうか否かを決定するゲート
１２３、モード変更を行なう排他論理和ゲート１２４か
ら成る。ＢｌｔＯは前記排他論理和ゲート１２４の１入
力に供給され、前記ゲート１２３出力が゜゜０゛である
限り、ＢｉｔＯの情報を変更することなくマイクロ命令
アドレスレジスタ７３のモード制御信号′として送出す
る。モード変更が行われるのは命令実行終了時（Ｂｉｔ
Ｏ＝“０゛，Ｂｉｔｌ，Ｂｉｔｌｌ＝″Ｒ５の時）にイ
ンクリメントモードがジャンプモード変更される場合と
、条件分岐時（ＢｉｔＯ＝６６ｒ′，Ｂｉｔｌ＝４′０
０，テストビットＴＢから″０″の時、即ちｔ＝０の時
すなわち条件不成立の時）にジャンプモードがインクリ
メントモードに変更される場合である。尚、信号ｅぱ゜
０゛の時インクリメントモード、“１゛の時ロードモー
ドを示すことは云うまでもない。以上、命令フエツチチ
ツプ７１、命令実行チップ７２について説明したが、こ
れら２つの関係を第１３図にタイムチャートで示す、該
タイムチャートは割込み無し（１＝“゜０゛）の場合で
あり、命令フエツチチツプ７１がスタテイサイズ実行中
に命令実行チップ７２が命令終了信号０を出力した場合
にはＯ番地が分岐アドレスとなり（事例、Ｃａｓｅｌ）
、スタテイサイズ完了後には命令コードに応じた分岐ア
ドレスとなる事を示している（事例、Ｃａｓｅ２）。

これをマイクロプログラムメモリ７４上で表現したのが
第１４図である。右側に矢印で示した部分は対応番地の
コード内容を示している。今、β番地のマイクロ命令が
命令実行終了を発したとするとスタテイサイズ完了の場
合、ｇのように直接命令処理先頭番地αへジャンプし、
スタテイサイズ未完の場合、先ずＯ番地へジャンプし、
そのマイクロ命令で無実行かつ実行終了を出し続け、ス
タテイサイズ完了を待つてα番地へジャンプする。一方
、割込みが有る場合にはスタテイサイズは起動しないか
ら命令実行終了とともに１０〜０番地へジャンプし、割
込み処理用マイクロプログラムを起動する。以上のよう
に、図示した実施例によれば命令フエツチチツプと命令
実行チップとの間のインターフェイス信号を最小とし、
かつ円滑なマイクロサイクル同期化が可能である。

以上の本発明では、ＬＳＩ化した場合の事例であつたが
、一般の命令フエツチ部と命令実行部との２つの機能を
持つ回路構成であつても適用可能てある。

また場合によつては、同期化装置を単独に取り出した回
路構成でも適用可能てある。以上詳細に説明したように
、本発明によれば、バイブライン制御する２ユニット間
のインターフェイス信号を最小とし、円滑なマイクロサ
イクル同期化が可能となる効果を奏する。

【図面の簡単な説明】

第１図は一般のバイブライン制御データ処理装置を示す
図、第２図は命令ユニットのブ殆ツク図、第３図は演算
ユニットのブロック図、第４図は命令ユニットのスタテ
イサイズフロー図、第５図はバイブライン制御の実例を
示す図、第６図は２ユニット間の基本インターフェイス
信号を示す図、第７図は本発明の実施例のバイブライン
制御データ処理装置を示す図、第８図は命令フエツチチ
ツプのマイクロプログラム分岐制御部を示す図、第９図
は本発明になるマイクロサイクル同期化装置の詳細説明
図、第１０図は命令実行チップの分岐制御回路の周辺を
示す図、第１１図は命令実行チップのマイクロ命令形式
を表わす図、第１２図はその分岐制御回路の詳細説明図
、第１３図は分岐アドレス発生のタイムチャート、第１
４図はマイクロプログラム上のマイクロ命令の動きを示
す図である。９１，１２１・・・・・・インバータ、９２，９４，１
２２・・・・・・ナンドゲート、９３，９５・・・・・
フリップ５フロップ、９６ａ−ｈ・・・・・・アンドゲ
ート、１２３・・・・ゲート、１２４・・・・・排他論
理和ゲート。

Claims

【特許請求の範囲】１命令のフエツチと命令の実行をマイクロプログラム
領域でそれぞれ独自に行う命令フエツチ部と命令実行部
とを具え、両者をパイプライン制御により同期をとりな
がら制御するパイプライン制御方式に於て、前記命令実
行部は常にマイクロプログラムにより制御されており、
命令フエツチ部のスタテイサイズ実行中に命令実行部の
命令実行処理が先に処理完了となつた場合、前記命令フ
エツチ部からのアドレス指定によつて前記マイクロプロ
グラムメモリの特定アドレスに予め格納された無実行マ
イクロ命令を前記命令実行部に与えて無実行処理を行わ
せ、スタテイサイズの終了をもつて命令フエツチ部に命
令実行部との同期をとるようにしたパイプライン制御方
式。２命令のフエツチと命令の実行をマイクロプログラム
領域でそれぞれ独自に行う命令フエツチ部と命令実行部
とを具え、両者をパイプライン制御により同期をとりな
がら制御するパイプライン制御方式に於いて、上記命令
実行部に、命令実行の終了を検知し、且つマイクロプロ
グラムの流れを変更するための指示フラグを発生させる
機能を設け；上記命令フエツチ部に、外部からの割込み
要求の際にはあらかじめ定めた特定アドレスの割込み要
求処理のマイクロ命令を上記指示フラグの制御のもとに
アクセスしてフエツチを行い、且つ該命令フエツチ部自
身によるスタテイサイズ実行中に上記命令実行部の命令
実行の処理の終了の検知があつた場合には上記指示フラ
グの制御のもとに上記特定アドレスとは異なる特定アド
レスの無実行マイクロ命令をアクセスしてフエツチを行
う機能を設け；該無実行マイクロ命令のフエツチに伴う
無実行処理を上記命令実行部に行わせると共に、実行中
のスタテイサイズの終了をもつて、上記命令フエツチ部
のスタテイサイズ実行中に命令実行部の命令実行処理の
終了の検知があつた場合の命令フエツチ部と命令実行部
との同期化を行わせるようにしたパイプライン制御方式
。