JPH02214217A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02214217A JPH02214217A JP1034135A JP3413589A JPH02214217A JP H02214217 A JPH02214217 A JP H02214217A JP 1034135 A JP1034135 A JP 1034135A JP 3413589 A JP3413589 A JP 3413589A JP H02214217 A JPH02214217 A JP H02214217A
- Authority
- JP
- Japan
- Prior art keywords
- drive circuit
- type mosfet
- type
- input
- output
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電解効果型トランジスタを用いた
半導体集積回路に於ける入出力駆動回路に関する。
半導体集積回路に於ける入出力駆動回路に関する。
従来の絶縁ゲート電解効果型トランジスタ（以下ＭＯＳ
ＦＥＴと略す）を用いた半導体集積回路の入出力駆動回
路に於ける、入力駆動回路部の入力レベル固定用制御回
路は、正電極の電源端子にソース電極を接続したＰ型Ｍ
ＯＳＦＥＴ抵抗１つと負電極の電源端子にソース電極を
接続したＮ型ＭＯＳＦＥＴ抵抗１つによる抵抗値固定の
回路構成になっていた。
ＦＥＴと略す）を用いた半導体集積回路の入出力駆動回
路に於ける、入力駆動回路部の入力レベル固定用制御回
路は、正電極の電源端子にソース電極を接続したＰ型Ｍ
ＯＳＦＥＴ抵抗１つと負電極の電源端子にソース電極を
接続したＮ型ＭＯＳＦＥＴ抵抗１つによる抵抗値固定の
回路構成になっていた。
しかし、従来の技術では、入出力駆動回路に於ける入力
駆動回路部の入力レベル固定用制御回路は、抵抗値固定
の回路構成になっている為、接続される外部回路の構成
によっては、入出力駆動回路の入力レベル固定用制御回
路が使用できなくなり、外部に入力レベル固定用の外付
は部品を接続する必要性が生じ、そのため、部品コスト
の上昇、基板の実装効率の低下、組立コストの上昇など
が伴うことになる。そこで本発明の目的は、上記課題を
解決することにある。
駆動回路部の入力レベル固定用制御回路は、抵抗値固定
の回路構成になっている為、接続される外部回路の構成
によっては、入出力駆動回路の入力レベル固定用制御回
路が使用できなくなり、外部に入力レベル固定用の外付
は部品を接続する必要性が生じ、そのため、部品コスト
の上昇、基板の実装効率の低下、組立コストの上昇など
が伴うことになる。そこで本発明の目的は、上記課題を
解決することにある。
上記課題を解決するため、本発明によるＭＯＳＦＥＴを
用いた半導体集積回路は、正電極の電源端子にソース電
極を接続したＰ型ＭＯ５ＦＥＴと、負電極の電源端子に
ソース電極を接続したＮ型ＭＯＳＦＥＴを少なくとも具
備し、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ Ｅ Ｔのそ
れぞれのドレイン電極を互いに接続し、前記Ｐ型ＭＯＳ
ＦＥＴと前記Ｎ型ＭＯＳＦＥＴのそれぞのゲート電極を
互いに接続した第１の駆動回路と、Ｐ型ＭＯ５ＦＥＴと
Ｎ型ＭＯＳＦＥＴのそれぞれのドレイン電極を互いに接
続し、前記ＰｕＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの
それぞれのゲート電極を接続した第２の駆動回路を少な
くとも具備した入力駆動回路と、Ｐ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴのそれぞれのドレイン電極を互いに接続
した駆動回路と、前記駆動回路のゲート電極を制御する
出力制御回路とからなる出力駆動回路に於て、前記人力
駆動回路と前記出力駆動回路で構成された入出力駆動回
路の入力駆動回路部に入力レベル固定用制御回路として
、複数のＰ型ＭＯ５ＦＥＴにより構成される抵抗と複数
のＮ型ＭＯＳＦＥＴにより構成される抵抗を具備し、そ
れぞれのＭＯＳＦＥＴの組み合わせにより任意の抵抗値
に設定可能にしたことを特徴とする。
用いた半導体集積回路は、正電極の電源端子にソース電
極を接続したＰ型ＭＯ５ＦＥＴと、負電極の電源端子に
ソース電極を接続したＮ型ＭＯＳＦＥＴを少なくとも具
備し、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ Ｅ Ｔのそ
れぞれのドレイン電極を互いに接続し、前記Ｐ型ＭＯＳ
ＦＥＴと前記Ｎ型ＭＯＳＦＥＴのそれぞのゲート電極を
互いに接続した第１の駆動回路と、Ｐ型ＭＯ５ＦＥＴと
Ｎ型ＭＯＳＦＥＴのそれぞれのドレイン電極を互いに接
続し、前記ＰｕＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの
それぞれのゲート電極を接続した第２の駆動回路を少な
くとも具備した入力駆動回路と、Ｐ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴのそれぞれのドレイン電極を互いに接続
した駆動回路と、前記駆動回路のゲート電極を制御する
出力制御回路とからなる出力駆動回路に於て、前記人力
駆動回路と前記出力駆動回路で構成された入出力駆動回
路の入力駆動回路部に入力レベル固定用制御回路として
、複数のＰ型ＭＯ５ＦＥＴにより構成される抵抗と複数
のＮ型ＭＯＳＦＥＴにより構成される抵抗を具備し、そ
れぞれのＭＯＳＦＥＴの組み合わせにより任意の抵抗値
に設定可能にしたことを特徴とする。
〔実 施 例］
以下に、本発明の実施例を図面に基づいて説明する。
第１図に於て、破線１で囲まれた回路が入力駆動回路で
あり、破線２で囲まれた回路が出力駆動回路であり、破
線３で囲まれた回路が出力制御回路であり、破線４で囲
まれた回路がＰ型ＭＯＳＦＥＴ抵抗により構成された入
力レベル固定用制御回路であり、破線５で囲まれた回路
がＮ型ＭＯＳＦＥＴ抵抗により構成された入力レベル固
定用制御回路である。入力駆動回路ｌは、人力レベル固
定用制御回路４．５とソース電極を正電極（Ｖ 。
あり、破線２で囲まれた回路が出力駆動回路であり、破
線３で囲まれた回路が出力制御回路であり、破線４で囲
まれた回路がＰ型ＭＯＳＦＥＴ抵抗により構成された入
力レベル固定用制御回路であり、破線５で囲まれた回路
がＮ型ＭＯＳＦＥＴ抵抗により構成された入力レベル固
定用制御回路である。入力駆動回路ｌは、人力レベル固
定用制御回路４．５とソース電極を正電極（Ｖ 。
０）に接続したＰ型ＭＯＳＦＥＴ２１．２３とソース電
極を負電極（Ｖｓｓ）に接続したＮ型ＭＯＳＦＥＴ２２
．２４とからなり、Ｐ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳ
ＦＥＴ２２のゲート電極は互いに接続し、入出力端子１
０に接続されている。また、Ｐ型ＭＯＳＦＥＴ２１とＮ
型ＭＯＳＦＥＴ２２のドレイン電極は互いに接続し、Ｐ
型ＭＯ５ＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４のゲート電
極に接続されている。さらに、Ｐ型ＭＯＳＦＥＴ２３と
Ｎ型ＭＯＳＦＥＴ２４のドレイン電極は互いに接続し、
内部入力端子１００に接続されている。
極を負電極（Ｖｓｓ）に接続したＮ型ＭＯＳＦＥＴ２２
．２４とからなり、Ｐ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳ
ＦＥＴ２２のゲート電極は互いに接続し、入出力端子１
０に接続されている。また、Ｐ型ＭＯＳＦＥＴ２１とＮ
型ＭＯＳＦＥＴ２２のドレイン電極は互いに接続し、Ｐ
型ＭＯ５ＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４のゲート電
極に接続されている。さらに、Ｐ型ＭＯＳＦＥＴ２３と
Ｎ型ＭＯＳＦＥＴ２４のドレイン電極は互いに接続し、
内部入力端子１００に接続されている。
入力レベル固定用制御回路４は、ソース電極を正電極に
接続したＰＴＪ１ＭＯｓＦＥＴ抵抗１５とソース電極を
Ｐ型ＭＯＳＦＥＴ抵抗１５のドレイン電極に接続したＰ
型ＭＯＳＦＥＴ抵抗１６とソース電極をＰ型ＭＯＳＦＥ
Ｔ抵抗１６のドレイン電極に接続したＰ型ＭＯＳＦＥＴ
抵抗１３とソース電極をＰ型ＭＯＳＦＥＴ抵抗１３のド
レイン電極に接続したＰ型ＭＯ５ＦＥＴ抵抗１４とから
なり、Ｐ型ＭＯＳＦＥＴ１４のドレイン電極は入出力端
子１０に接続されている。また、Ｐ型ＭＯＳＦＥＴ１３
．１４．１５．１６のゲート電極はすべて負電極に接続
されている。入力レベル固定用制御回路５は、複数のＮ
型ＭＯＳＦＥＴ１７．１８゜１９．２０からなり、Ｎ型
ＭＯＳＦＥＴ１７．１８．１９．２０のゲート電極は負
電極に接続され、ソース電極及びドレイン電極はオーブ
ンになってイル。Ｎ型ＭＯＳＦＥＴ１７．１８，１９．
２０は、全てオフの状態になっている。出力駆動回路２
は、出力制御回路３とソース電極を正電極に接続したＰ
型ＭＯＳＦＥＴ２５とソース電極を負電極に接続したＮ
型ＭＯＳＦＥＴ２６とからなり、Ｐ型ＭＯ５ＦＥＴ２５
とＮ型ＭＯＳＦＥＴ２６のドレイン電極は互いに接続し
、入出力端子１０に接続され、Ｐ型ＭＯＳＦＥＴ２５の
ゲート電極は出力制御回路３の出力端子１０３に接続さ
れ、Ｎ型ＭＯＳＦＥＴ２６のゲート電極は出力制御回路
３の出力端子１０４に接続されている。出力制御回路３
は制御端子１０１と内部出力端子１０２に接続したＮＯ
Ｒ素子２７と、前記制御端子１０１に接続したインバー
タ素子２９と、前記内部出力端子１０２と前記インバー
タ素子２９の出力に接続したＮＡＮＤ素子２８とから構
成され、前記制御端子１０１及び前記内部出力端子１０
２はプルダウン素子３０に接続され常に負電極固定とな
っている。上記の状態に設定することにより入出力端子
１０は、入力端子と認識され入力レベル固定用制御回路
４のＰ型ＭＯＳＦＥＴ１３，１４，１゜５．１６抵抗を
介して正電極に固定することが出来る。
接続したＰＴＪ１ＭＯｓＦＥＴ抵抗１５とソース電極を
Ｐ型ＭＯＳＦＥＴ抵抗１５のドレイン電極に接続したＰ
型ＭＯＳＦＥＴ抵抗１６とソース電極をＰ型ＭＯＳＦＥ
Ｔ抵抗１６のドレイン電極に接続したＰ型ＭＯＳＦＥＴ
抵抗１３とソース電極をＰ型ＭＯＳＦＥＴ抵抗１３のド
レイン電極に接続したＰ型ＭＯ５ＦＥＴ抵抗１４とから
なり、Ｐ型ＭＯＳＦＥＴ１４のドレイン電極は入出力端
子１０に接続されている。また、Ｐ型ＭＯＳＦＥＴ１３
．１４．１５．１６のゲート電極はすべて負電極に接続
されている。入力レベル固定用制御回路５は、複数のＮ
型ＭＯＳＦＥＴ１７．１８゜１９．２０からなり、Ｎ型
ＭＯＳＦＥＴ１７．１８．１９．２０のゲート電極は負
電極に接続され、ソース電極及びドレイン電極はオーブ
ンになってイル。Ｎ型ＭＯＳＦＥＴ１７．１８，１９．
２０は、全てオフの状態になっている。出力駆動回路２
は、出力制御回路３とソース電極を正電極に接続したＰ
型ＭＯＳＦＥＴ２５とソース電極を負電極に接続したＮ
型ＭＯＳＦＥＴ２６とからなり、Ｐ型ＭＯ５ＦＥＴ２５
とＮ型ＭＯＳＦＥＴ２６のドレイン電極は互いに接続し
、入出力端子１０に接続され、Ｐ型ＭＯＳＦＥＴ２５の
ゲート電極は出力制御回路３の出力端子１０３に接続さ
れ、Ｎ型ＭＯＳＦＥＴ２６のゲート電極は出力制御回路
３の出力端子１０４に接続されている。出力制御回路３
は制御端子１０１と内部出力端子１０２に接続したＮＯ
Ｒ素子２７と、前記制御端子１０１に接続したインバー
タ素子２９と、前記内部出力端子１０２と前記インバー
タ素子２９の出力に接続したＮＡＮＤ素子２８とから構
成され、前記制御端子１０１及び前記内部出力端子１０
２はプルダウン素子３０に接続され常に負電極固定とな
っている。上記の状態に設定することにより入出力端子
１０は、入力端子と認識され入力レベル固定用制御回路
４のＰ型ＭＯＳＦＥＴ１３，１４，１゜５．１６抵抗を
介して正電極に固定することが出来る。
以上の実施例はあくまでも一実施例であり、製造工程中
のマスクを切換えて配線を任意に形成して入力レベル固
定用制御回路４のＰ型ＭＯＳＦＥＴ１３，１４，１５．
１６の組合せを変えることにより任意の抵抗値を設定で
きる。さらに、入力レベル固定用制御回路５の回路構成
を、上記実施例と同様に設定することにより、入出力端
子１０を負電極に固定することも可能である。
のマスクを切換えて配線を任意に形成して入力レベル固
定用制御回路４のＰ型ＭＯＳＦＥＴ１３，１４，１５．
１６の組合せを変えることにより任意の抵抗値を設定で
きる。さらに、入力レベル固定用制御回路５の回路構成
を、上記実施例と同様に設定することにより、入出力端
子１０を負電極に固定することも可能である。
本発明は以上述べたように、入出力駆動回路の入力駆動
回路部に、複数のＰ型ＭＯＳＦＥＴにより構成される抵
抗と複数のＮ型ＭＯＳＦＥＴにより構成される抵抗を具
備したことにより、それぞれのＭＯＳＦＥＴ抵抗の組み
合わせにより任意の抵抗値に設定できるため、外部に人
力レベル固定用の外付は部品を接続する必要性がなくな
り、部品コストの低減、基板の実装効率の上昇、組立コ
ストの低減が実現できる。さらに、ＭＯＳＦＥＴ抵抗に
より、入力信号の雑音に強い入出力駆動回路になるとい
う効果がある。
回路部に、複数のＰ型ＭＯＳＦＥＴにより構成される抵
抗と複数のＮ型ＭＯＳＦＥＴにより構成される抵抗を具
備したことにより、それぞれのＭＯＳＦＥＴ抵抗の組み
合わせにより任意の抵抗値に設定できるため、外部に人
力レベル固定用の外付は部品を接続する必要性がなくな
り、部品コストの低減、基板の実装効率の上昇、組立コ
ストの低減が実現できる。さらに、ＭＯＳＦＥＴ抵抗に
より、入力信号の雑音に強い入出力駆動回路になるとい
う効果がある。
第１図は、本発明の実施例を示す図である。
第２図は、従来の入出力駆動回路の図である。
１ ・ ・ ・ ・ ・
２拳・・φ・
３ ・ 赤 ・ ・ ・
４、５・ ・ ・
１０ ・ Φ ・ 傘 ・
１１、 １２・ ・
１３、 １４． １
１７、 １８． １
２７ ・ ・ Φ ・ ・
・人力駆動回路
・出力駆動回路
・出力制御回路
・入力レベル固定用制御回路
・入出力端子
・保護ダイオード
５、 １６．２１．２３． ２５
・Ｐ型ＭＯＳＦＥＴ
９．２０，２２，２４．２６
＠Ｎ型ＭＯＳＦＥＴ
・ＮＯＲ素子
２８・・・・・・ＮＡＮＤ素子
２９・・・・・・インバータ素子
３０・・・・・・プルダウン素子
１００・・・・・内部入力端子
１０１．１０２・内部出力端子
１０３．１０４・出力制御回路出力端子４１・・・・・
・入力駆動回路 ４２・・・・・・出力駆動回路 ４３・・・・・・出力制御回路 ４４．４５・・・入力レベル固定用制御回路４０・・・
・・・入出力端子 ５１．５２・・・保護ダイオード ５３、 ５５． ５７． ５９ ・・−・・◆Ｐ型ＭＯＳＦＥＴ ５４．５６，５８．６０ ・◆・φ・−Ｎ型ＭＯＳＦＥＴ・ ６１・・・壷・・ＮＯＲ素子 ６２・瞭・・・・ＮＡＮＤ素子 ６３・・・・・・インバータ素子 ６４・・・・・・プルダウン素子 ２００ ・ ・ ・内部入力端子 ２０１゜ ２０２・内部出力端子 ２０３゜ ２０４・出力制御回路出力端子 以 上
・入力駆動回路 ４２・・・・・・出力駆動回路 ４３・・・・・・出力制御回路 ４４．４５・・・入力レベル固定用制御回路４０・・・
・・・入出力端子 ５１．５２・・・保護ダイオード ５３、 ５５． ５７． ５９ ・・−・・◆Ｐ型ＭＯＳＦＥＴ ５４．５６，５８．６０ ・◆・φ・−Ｎ型ＭＯＳＦＥＴ・ ６１・・・壷・・ＮＯＲ素子 ６２・瞭・・・・ＮＡＮＤ素子 ６３・・・・・・インバータ素子 ６４・・・・・・プルダウン素子 ２００ ・ ・ ・内部入力端子 ２０１゜ ２０２・内部出力端子 ２０３゜ ２０４・出力制御回路出力端子 以 上
Claims (1)
- 絶縁ゲート電解効果型トランジスタ（以下ＭＯＳＦＥＴ
と略す）を用いた半導体集積回路に於いて、正電極の電
源端子にソース電極を接続したＰ型ＭＯＳＦＥＴと、負
電極の電源端子にソース電極を接続したＮ型ＭＯＳＦＥ
Ｔを少なくとも具備し、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ
ＦＥＴのそれぞれのドレイン電極を互いに接続し、前記
Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴのそれぞのゲ
ート電極を互いに接続した第１の駆動回路と、Ｐ型ＭＯ
ＳＦＥＴとＮ型ＭＯＳＦＥＴのそれぞれのドレイン電極
を互いに接続し、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯ
ＳＦＥＴのそれぞれのゲート電極を接続した第２の駆動
回路を少なくとも具備した入力駆動回路と、Ｐ型ＭＯＳ
ＦＥＴとＮ型ＭＯＳＦＥＴのそれぞれのドレイン電極を
互いに接続した駆動回路と、前記駆動回路のゲート電極
を制御する出力制御回路とからなる出力駆動回路に於て
、前記入力駆動回路と前記出力駆動回路で構成された入
出力駆動回路の入力駆動回路部に入力レベル固定用制御
回路として、複数のＰ型ＭＯＳＦＥＴにより構成される
抵抗と複数のＮ型ＭＯＳＦＥＴにより構成される抵抗を
具備し、それぞれのＭＯＳＦＥＴの組み合わせにより任
意の抵抗値に設定可能にしたことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034135A JPH02214217A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034135A JPH02214217A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214217A true JPH02214217A (ja) | 1990-08-27 |
Family
ID=12405779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034135A Pending JPH02214217A (ja) | 1989-02-14 | 1989-02-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214217A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53107248A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Input-output coupled circuit of digital logic circuit |
-
1989
- 1989-02-14 JP JP1034135A patent/JPH02214217A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53107248A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Input-output coupled circuit of digital logic circuit |
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