JPH02214329A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02214329A JPH02214329A JP3544389A JP3544389A JPH02214329A JP H02214329 A JPH02214329 A JP H02214329A JP 3544389 A JP3544389 A JP 3544389A JP 3544389 A JP3544389 A JP 3544389A JP H02214329 A JPH02214329 A JP H02214329A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- clock
- circuit
- oscillation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にクロック発生回路
を内蔵した半導体集積回路に関する。
を内蔵した半導体集積回路に関する。
例えば、ワンチップＣＰＵ等においては、数Ｍ七のクロ
ックを必要とし、スタンバイ時には消費電流の削減のた
めに、計時用の３２ＫＨｚ等の低速のクロックを必要と
するものがある。このように複数種類のクロックを必要
とする場合、従来は、複数個の水晶振動子を用いた複数
の発振回路を使用することが必要であった。
ックを必要とし、スタンバイ時には消費電流の削減のた
めに、計時用の３２ＫＨｚ等の低速のクロックを必要と
するものがある。このように複数種類のクロックを必要
とする場合、従来は、複数個の水晶振動子を用いた複数
の発振回路を使用することが必要であった。
これについては、例えば、電子情報通信学会編「電子情
報通信ハンドブック１９８８Ｊ（オーム社刊）の記載が
参考になる。
報通信ハンドブック１９８８Ｊ（オーム社刊）の記載が
参考になる。
上記従来技術は、高価な水晶振動子を複数個使用し、ま
た、集積回路の入出力端子を振動子に接続するために割
当てる必要があり、システム全体の価格上昇を招くとい
う問題があった。
た、集積回路の入出力端子を振動子に接続するために割
当てる必要があり、システム全体の価格上昇を招くとい
う問題があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、簡単な構成で、必要なりロックを何種類でも発生
させることが可能な半導体集積回路を提供することにあ
る。
するところは、従来の技術における上述の如き問題を解
消し、簡単な構成で、必要なりロックを何種類でも発生
させることが可能な半導体集積回路を提供することにあ
る。
本発明の上記目的は、同期型ディジタル回路を含む半導
体集積回路において、一種類の外部共振素子による発振
回路と、該発振回路の出力を基準として動作する複数の
内部発振回路とを有し、該内部発振回路において当該半
導体集積回路の動作に必要な複数のクロックを発生させ
るとともに、不要となったクロックについてはそれに対
応する前記内部発振回路を停止させる如く構成されたこ
とを特徴とする半導体集積回路によって達成される。
体集積回路において、一種類の外部共振素子による発振
回路と、該発振回路の出力を基準として動作する複数の
内部発振回路とを有し、該内部発振回路において当該半
導体集積回路の動作に必要な複数のクロックを発生させ
るとともに、不要となったクロックについてはそれに対
応する前記内部発振回路を停止させる如く構成されたこ
とを特徴とする半導体集積回路によって達成される。
本発明に係る半導体集積回路においては、半導体集積回
路内に、必要な数の内部発振回路を設けることにより、
Ｎ／Ｍ倍比のクロックを任意の数得ることが可能になる
。すなわち、外部振動子の数を１個に減らすことができ
、これにより、集積回路の外部接続端子の数を減らすこ
とができるという効果を得られるものである。
路内に、必要な数の内部発振回路を設けることにより、
Ｎ／Ｍ倍比のクロックを任意の数得ることが可能になる
。すなわち、外部振動子の数を１個に減らすことができ
、これにより、集積回路の外部接続端子の数を減らすこ
とができるという効果を得られるものである。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明の一実施例である半導体集積回路の概
要を示す構成図である。図中、１は水晶振動子等の振動
子を接続する発振回路（Ｉ Ｃ）、２は後述する内部発
振回路部、３は集積回路の機能を実現する論理回路部を
示している。また、４は上述の水晶振動子等の外付は共
振素子である。
要を示す構成図である。図中、１は水晶振動子等の振動
子を接続する発振回路（Ｉ Ｃ）、２は後述する内部発
振回路部、３は集積回路の機能を実現する論理回路部を
示している。また、４は上述の水晶振動子等の外付は共
振素子である。
ディジタル型の半導体集積回路は、一般に、回路動作の
ためにクロックを使用するにこで、第１図に示した論理
回路部３は、第１と第２の二種のクロックを必要とする
ものであるとする。第１のクロック１１は、発振回路１
により発生させ、直接論理回路部３に供給されている。
ためにクロックを使用するにこで、第１図に示した論理
回路部３は、第１と第２の二種のクロックを必要とする
ものであるとする。第１のクロック１１は、発振回路１
により発生させ、直接論理回路部３に供給されている。
また、第２のクロック１２は、上述の第１のクロックを
基準として、上記内部発振回路部２で発生させる。
基準として、上記内部発振回路部２で発生させる。
上記内部発振回路部２では、良く知られているＰ Ｌ
Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用
いて、第１の周波数のＮ／Ｍ倍（Ｎ、Ｍは任意の整数）
の周波数を発生させる。第２図にその具体的な構成例を
示す。
Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用
いて、第１の周波数のＮ／Ｍ倍（Ｎ、Ｍは任意の整数）
の周波数を発生させる。第２図にその具体的な構成例を
示す。
第２図の内部発振回路部２は、１／Ｎ分周器２２゜Ｖ
ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃ
ｉｌｌａｔｏｒ）２３゜１／Ｍ分周器２４１位相比較器
２５． Ｌ Ｐ Ｆ （Ｌｏｗ Ｐａ５ｓＦ １ｌｔｅ
ｒ） ２６から構成されている。また、２１は上述の第
１のクロック１１が入力される端子、２２は上述の第２
のクロック１２が出力される端子である。
ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃ
ｉｌｌａｔｏｒ）２３゜１／Ｍ分周器２４１位相比較器
２５． Ｌ Ｐ Ｆ （Ｌｏｗ Ｐａ５ｓＦ １ｌｔｅ
ｒ） ２６から構成されている。また、２１は上述の第
１のクロック１１が入力される端子、２２は上述の第２
のクロック１２が出力される端子である。
第２図に示すブロックは、良く知られているＰＬＬ回路
を構成しており、第１のグロック１１を入力として、そ
のＮ／Ｍの比率の第２のクロック１２を出力する。また
、この内部発振回路部２は、論理回路部３の出力１３（
第１図参照）により、停止することができ、上述の第２
のクロック１２の発生を動作・停止させることができる
。なお、第２図中の位相比較器２５の代りに、周波数弁
別器を用いることも可能である。
を構成しており、第１のグロック１１を入力として、そ
のＮ／Ｍの比率の第２のクロック１２を出力する。また
、この内部発振回路部２は、論理回路部３の出力１３（
第１図参照）により、停止することができ、上述の第２
のクロック１２の発生を動作・停止させることができる
。なお、第２図中の位相比較器２５の代りに、周波数弁
別器を用いることも可能である。
上記実施例によれば、論理回路部３に、発振回路１によ
り発生させた第１のクロック１１と、この第１のクロッ
クから内部発振回路部２によって発生させた第２のクロ
ック１２とを供給することが可能となり、論理回路部３
を正常に動作させることができる。すなわち、複数のク
ロックを、１個の外部振動子を用いるのみで得ることが
でき、システムの価格上昇を防止することができる。ま
た、外部振動子を１個にできるため、集積回路の外部接
続端子の数を減らすことができ、集積回路の価格を安く
することが可能となる。
り発生させた第１のクロック１１と、この第１のクロッ
クから内部発振回路部２によって発生させた第２のクロ
ック１２とを供給することが可能となり、論理回路部３
を正常に動作させることができる。すなわち、複数のク
ロックを、１個の外部振動子を用いるのみで得ることが
でき、システムの価格上昇を防止することができる。ま
た、外部振動子を１個にできるため、集積回路の外部接
続端子の数を減らすことができ、集積回路の価格を安く
することが可能となる。
第３図は、本発明の他の実施例を示すものであり、図中
、記号１および４は、第１図に示したと同じ構成要素を
示している６また、３Ａは複数個（ｎ＋１個）の異なる
周波数のクロックを必要とする論理回路部を示しており
、２ ａ、２ ｂ、・・・・２ｎは、上述の内部発振回
路部２と同様の内部発振回路部を示している。
、記号１および４は、第１図に示したと同じ構成要素を
示している６また、３Ａは複数個（ｎ＋１個）の異なる
周波数のクロックを必要とする論理回路部を示しており
、２ ａ、２ ｂ、・・・・２ｎは、上述の内部発振回
路部２と同様の内部発振回路部を示している。
本実施例においては、論理回路部３Ａが複数個（ｎ＋１
個）の異なる周波数のクロックを必要としており、これ
らのクロックのうち、第１番目のクロックは、前述の発
振回路１により発生させ、第２番目〜第（ｎ＋１）番目
のｎ個のクロックは、上述の第１のクロック１１に基づ
いて、ｎ個の内部発振回路部２ ａ、２ ｂ、・・・・
２ｎにより発生させるものである。なお、上述のｎ個の
内部発振回路部２ａ、２ｂ、・・・・２ｎの動作は、論
理回路部３Ａからの制御信号３１ａ、３１ｂ、・・・・
３１ｎにより制御可能である。
個）の異なる周波数のクロックを必要としており、これ
らのクロックのうち、第１番目のクロックは、前述の発
振回路１により発生させ、第２番目〜第（ｎ＋１）番目
のｎ個のクロックは、上述の第１のクロック１１に基づ
いて、ｎ個の内部発振回路部２ ａ、２ ｂ、・・・・
２ｎにより発生させるものである。なお、上述のｎ個の
内部発振回路部２ａ、２ｂ、・・・・２ｎの動作は、論
理回路部３Ａからの制御信号３１ａ、３１ｂ、・・・・
３１ｎにより制御可能である。
上記実施例によれば、論理回路部３Ａに、発振回路１に
より発生させた第１のクロック１１と、この第１のクロ
ックから、ｎ個の内部発振回路部２ａ、２ｂ、・・・・
２ｎによって発生させた第２のクロック１２ａ、１２ｂ
、・・・・１２ｎとを供給することが可能となり、論理
回路部３Ａを正常に動作させることができる。また、外
部振動子の数を１個にできるため、集積回路の外部接続
端子の数を減らすことができる効果もある。
より発生させた第１のクロック１１と、この第１のクロ
ックから、ｎ個の内部発振回路部２ａ、２ｂ、・・・・
２ｎによって発生させた第２のクロック１２ａ、１２ｂ
、・・・・１２ｎとを供給することが可能となり、論理
回路部３Ａを正常に動作させることができる。また、外
部振動子の数を１個にできるため、集積回路の外部接続
端子の数を減らすことができる効果もある。
なお、上記実施例に示した１／Ｎまたは１／Ｍの分周器
をプログラマブルカウンタとすることにより、発生する
第２．第３．・・・・第ｎ番目のクロックの周波数を、
論理回路３または同３Ａから設定することも可能である
６ 〔発明の効果〕 以上、詳細に説明した如く、本発明によれば。
をプログラマブルカウンタとすることにより、発生する
第２．第３．・・・・第ｎ番目のクロックの周波数を、
論理回路３または同３Ａから設定することも可能である
６ 〔発明の効果〕 以上、詳細に説明した如く、本発明によれば。
同期型ディジタル回路を含む半導体集積回路において、
一種類の外部共振素子による発振回路と、該発振回路の
出力を基準として動作する複数の内部発振回路とを有し
、該内部発振回路において当該半導体集積回路の動作に
必要な複数のクロックを発生させるとともに、不要とな
ったクロックについてはそれに対応する前記内部発振回
路を停止させる如く構成したので、簡単な構成で、必要
なりロックを何種類でも発生させることが可能な半導体
集積回路を実現できるという顕著な効果を奏するもので
ある。
一種類の外部共振素子による発振回路と、該発振回路の
出力を基準として動作する複数の内部発振回路とを有し
、該内部発振回路において当該半導体集積回路の動作に
必要な複数のクロックを発生させるとともに、不要とな
ったクロックについてはそれに対応する前記内部発振回
路を停止させる如く構成したので、簡単な構成で、必要
なりロックを何種類でも発生させることが可能な半導体
集積回路を実現できるという顕著な効果を奏するもので
ある。
第１図は本発明の一実施例である半導体集積回路の概要
を示す構成図、第２図は第１図中の内部発振回路部の具
体的な構成例を示す図、第３図は本発明の他の実施例を
示す構成図である。 １：発振回路（Ｉ Ｃ）、２，２ ａ、２ ｂ、”２
ｎ ：内部発振回路部、３．３Ａ：論理回路部、４：外
付は共振素子、１１：第１のクロック、１２，１２ａ。 １２ｂ、・・・・１２ｎ：第２のクロック。 代 理 人 弁 理 士 磯 村 雅 俊 第 図
を示す構成図、第２図は第１図中の内部発振回路部の具
体的な構成例を示す図、第３図は本発明の他の実施例を
示す構成図である。 １：発振回路（Ｉ Ｃ）、２，２ ａ、２ ｂ、”２
ｎ ：内部発振回路部、３．３Ａ：論理回路部、４：外
付は共振素子、１１：第１のクロック、１２，１２ａ。 １２ｂ、・・・・１２ｎ：第２のクロック。 代 理 人 弁 理 士 磯 村 雅 俊 第 図
Claims (2)
- （１）同期型ディジタル回路を含む半導体集積回路にお
いて、一種類の外部共振素子による発振回路と、該発振
回路の出力を基準として動作する複数の内部発振回路と
を有し、該内部発振回路において当該半導体集積回路の
動作に必要な複数のクロックを発生させるとともに、不
要となったクロックについてはそれに対応する前記内部
発振回路を停止させる如く構成されたことを特徴とする
半導体集積回路。 - （２）前記内部発振回路がＰＬＬ（ＰｈａｓｅＬｏｃｋ
ｅｄＬｏｏｐ）を適用するクロック発生手段であること
を特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3544389A JPH02214329A (ja) | 1989-02-15 | 1989-02-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3544389A JPH02214329A (ja) | 1989-02-15 | 1989-02-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214329A true JPH02214329A (ja) | 1990-08-27 |
Family
ID=12441975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3544389A Pending JPH02214329A (ja) | 1989-02-15 | 1989-02-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145410A (ja) * | 1991-11-18 | 1993-06-11 | Dx Antenna Co Ltd | 可変型能動フイルタ |
-
1989
- 1989-02-15 JP JP3544389A patent/JPH02214329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145410A (ja) * | 1991-11-18 | 1993-06-11 | Dx Antenna Co Ltd | 可変型能動フイルタ |
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