JPS5877333A - Ｐｌｌ周波数シンセサイザ用半導体集積回路装置 - Google Patents
Ｐｌｌ周波数シンセサイザ用半導体集積回路装置Info
- Publication number
- JPS5877333A JPS5877333A JP56174588A JP17458881A JPS5877333A JP S5877333 A JPS5877333 A JP S5877333A JP 56174588 A JP56174588 A JP 56174588A JP 17458881 A JP17458881 A JP 17458881A JP S5877333 A JPS5877333 A JP S5877333A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- input terminal
- input
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発＠は、ｐＬＬ周波数シン七サイず期中導体集積回
路装置に関する。
路装置に関する。
この発明の目的は、外部端子を増加させることなく機能
の向上を図ったＰＬＬ（）寥−ズ・ロックド・ループ）
周液数シンセナイザ用亭導体集積回路装置を提供するこ
とにある。
の向上を図ったＰＬＬ（）寥−ズ・ロックド・ループ）
周液数シンセナイザ用亭導体集積回路装置を提供するこ
とにある。
この発−の他の目的は、以下の説明及び図面から明らか
Ｋなるであろう。
Ｋなるであろう。
図Ｉｌは、この発−の一実施例を示すブロック図である
。
。
同ＷＩＡにおいて、一点鎖線で囲まれた部分は、モノリ
シック半導体集積回路装置であり、公知の集積回路技術
によって１個の半導体基板上Ｋ、以下に＠―する各回路
ブｑツクが形成される。
シック半導体集積回路装置であり、公知の集積回路技術
によって１個の半導体基板上Ｋ、以下に＠―する各回路
ブｑツクが形成される。
岡１１において、６は基準分周回路、６は基準周波数入
力端子、フはスワ四−カウンタ、８合１メインカウンタ
、９は制御輪ｍａ路、１０は位相検出器、１１は位相検
出出力端子、１２はモジ、ラスコントロール出力端子、
１３は可変周波数入力端子、１６はラッチレジスタ、１
７．１８は桁信勺入力端子、２１はデータ入力端子、２
２はレジスタ、２４はモードレジスタ、２５ないし２７
はデ＝−ダをそれぞれ示している。
力端子、フはスワ四−カウンタ、８合１メインカウンタ
、９は制御輪ｍａ路、１０は位相検出器、１１は位相検
出出力端子、１２はモジ、ラスコントロール出力端子、
１３は可変周波数入力端子、１６はラッチレジスタ、１
７．１８は桁信勺入力端子、２１はデータ入力端子、２
２はレジスタ、２４はモードレジスタ、２５ないし２７
はデ＝−ダをそれぞれ示している。
岡口忙従って、その動作を説明する。基準周液数入力端
子６より基準クロックを印加し基準分周ａｓｓｓ忙て固
定分周を行いｆ８なる周波数を作成し位相比較Ｉｌｌ
ＯＫ印加し基準入力とする。一方。
子６より基準クロックを印加し基準分周ａｓｓｓ忙て固
定分周を行いｆ８なる周波数を作成し位相比較Ｉｌｌ
ＯＫ印加し基準入力とする。一方。
プログラマブルカウンタは、スワロ−カウンタ７とメイ
ンカウンタ８″Ｃ＆構成され、可変周ｗＬ数入力端子１
３より外部に設けた２毫ジ暴ラスプリスケ一ラ出力周波
数を受けて分周を行う。分周動作はスワロ−カウンタ７
とメインカウンタ８により行ない可変公爵周波数ｆｖを
得て位相比較ｌｌｌ１Ｏの入力信号とし位相比較器１０
にてｆｌと比較する・ここで可変周波数の分局数Ｎ
は、次式（１１で求ｏｔａｌ められる。
ンカウンタ８″Ｃ＆構成され、可変周ｗＬ数入力端子１
３より外部に設けた２毫ジ暴ラスプリスケ一ラ出力周波
数を受けて分周を行う。分周動作はスワロ−カウンタ７
とメインカウンタ８により行ない可変公爵周波数ｆｖを
得て位相比較ｌｌｌ１Ｏの入力信号とし位相比較器１０
にてｆｌと比較する・ここで可変周波数の分局数Ｎ
は、次式（１１で求ｏｔａｌ められる。
Ｎ ＠ 、 １．１ ＝ Ｎ Ｘ Ｐ ＋ Ａ
”＝””・（１）ここで、Ｐはプリスケーラの分周数、
Ｎはメインカウンタの分局数、Ａはスワ四−カウンタの
分局数である。
”＝””・（１）ここで、Ｐはプリスケーラの分周数、
Ｎはメインカウンタの分局数、Ａはスワ四−カウンタの
分局数である。
スワ四−カウンタフにおいて指定された人だけの分周を
完了すると制御論層閤路９をとうして、モジ、ラメコン
トロール出力端子ｌ冨へ制御信号を発生させ先に述べた
２モジ、ラスプリスケーラを制御する。これＫよりプリ
スケーラの分周数はＰ＋１からｒｉｃｌｌ！更され端子
１３にその出力が印加される。この一連の動作で上記Ｎ
ｔｏｔａｌの分周が実行される。この実施例の位相同期
式周波数シンセナイザ用亭導体集積回路４を用いて１周
波数シン七サイずを構成する場合、位相検出出力端子１
１の後段にループフィルタおよび電圧制御発振器を接続
し発振器出力を前述の２モジ、ラスプリスケーラの入力
周波数とする。もしｆ８とｆｖの位相が合わないと位相
検出器ｌＯより誤差信号を発生し、外ｌＩＫ設けた電圧
制御発振器の周波数を変化させてｆｖがｆｌに一致する
よ５に働（、このようにして分周数指定に対応した電圧
制御発振器の出力周波数が得られる。
完了すると制御論層閤路９をとうして、モジ、ラメコン
トロール出力端子ｌ冨へ制御信号を発生させ先に述べた
２モジ、ラスプリスケーラを制御する。これＫよりプリ
スケーラの分周数はＰ＋１からｒｉｃｌｌ！更され端子
１３にその出力が印加される。この一連の動作で上記Ｎ
ｔｏｔａｌの分周が実行される。この実施例の位相同期
式周波数シンセナイザ用亭導体集積回路４を用いて１周
波数シン七サイずを構成する場合、位相検出出力端子１
１の後段にループフィルタおよび電圧制御発振器を接続
し発振器出力を前述の２モジ、ラスプリスケーラの入力
周波数とする。もしｆ８とｆｖの位相が合わないと位相
検出器ｌＯより誤差信号を発生し、外ｌＩＫ設けた電圧
制御発振器の周波数を変化させてｆｖがｆｌに一致する
よ５に働（、このようにして分周数指定に対応した電圧
制御発振器の出力周波数が得られる。
この実施例において、上記分周数Ｎ、Ａは、それぞれ８
ビツトで取り込む構成でありデータ２ｔｉ４送りにより
１６ビツト並列の分周数指定データを得る。したがって
、ビット対応忙入力鴫子２１を用意し８ピツ）！Ｉｔ送
りのデータの１回目のデータを一時記憶する気めのレジ
スタ２２を用意し、桁ｓ勺としての入力端子１８から入
力するストローブパルスで一時記憶する。一方、ラッチ
レジスタ１６儒へ一人カデータを転送し、２８１目のデ
ータを桁信号端子１７から入力するストローブパル子で
ラッチレジスタ１６に記憶する。同時に、レジスタ！！
２の記憶内容は入力端子１９から入力するス）Ｅｌ−ブ
バルスにより読み出されラッチレジスタ１６に記憶され
る。
ビツトで取り込む構成でありデータ２ｔｉ４送りにより
１６ビツト並列の分周数指定データを得る。したがって
、ビット対応忙入力鴫子２１を用意し８ピツ）！Ｉｔ送
りのデータの１回目のデータを一時記憶する気めのレジ
スタ２２を用意し、桁ｓ勺としての入力端子１８から入
力するストローブパルスで一時記憶する。一方、ラッチ
レジスタ１６儒へ一人カデータを転送し、２８１目のデ
ータを桁信号端子１７から入力するストローブパル子で
ラッチレジスタ１６に記憶する。同時に、レジスタ！！
２の記憶内容は入力端子１９から入力するス）Ｅｌ−ブ
バルスにより読み出されラッチレジスタ１６に記憶され
る。
とのよ５Ｋして１６ビツトの分周数指定データが丁ぺて
ラッチレジスタ１６ｔＣ記憶され、カウンタ７、８［織
り込める状態になる。
ラッチレジスタ１６ｔＣ記憶され、カウンタ７、８［織
り込める状態になる。
モードレジスタ２４は２ビツト分を示している。
モードレジスタ２４へのデータ取り込みは゛、データ入
力端子２１を使って行われる。モードレジスタ２４のス
トローブパルス発生用にデコーダ２７が設けられている
。桁信号端子１７，１８の両方に同時に信号が入った場
合にデコーダ２７ｐ１らパルスを発生する。デコリ１５
は桁信号端子１７に信号の入った時のみパルスを発生す
る。また、デコーダｚ６は桁信号端子１８に！ＩＩ号の
入った時のみパルスを発生する。このようにしてデコー
ダ・ｚｓ、ｘｉ、ｚｙを設けることによ？て入力端子を
増すことなく毫−ドレジスタ２４のストローブパルスを
発生することが出来る。毫−ドレジスタ２４へのデー！
の取り込みはデータ入力端子２１を経由して行われるが
、４−ド情報を取り込む時は分局数の指定情報が送られ
ていない空時間を利用して時分割的に行われる。同図で
は、２ビツトあるモードレジスｐ２４のうちのｌビット
の出力が位相検出器１０に送られ、ここで位相比較器出
力パルスのパルス極性を制御するために用いられる。モ
ードレジスタ２４は入力端子２１の入力本数分だけの数
を設置することが出来１種々のモードに割蟲てることに
よって柔軟性のある機能を一つ生部体集積回路を一１！
Ａ出来る。
力端子２１を使って行われる。モードレジスタ２４のス
トローブパルス発生用にデコーダ２７が設けられている
。桁信号端子１７，１８の両方に同時に信号が入った場
合にデコーダ２７ｐ１らパルスを発生する。デコリ１５
は桁信号端子１７に信号の入った時のみパルスを発生す
る。また、デコーダｚ６は桁信号端子１８に！ＩＩ号の
入った時のみパルスを発生する。このようにしてデコー
ダ・ｚｓ、ｘｉ、ｚｙを設けることによ？て入力端子を
増すことなく毫−ドレジスタ２４のストローブパルスを
発生することが出来る。毫−ドレジスタ２４へのデー！
の取り込みはデータ入力端子２１を経由して行われるが
、４−ド情報を取り込む時は分局数の指定情報が送られ
ていない空時間を利用して時分割的に行われる。同図で
は、２ビツトあるモードレジスｐ２４のうちのｌビット
の出力が位相検出器１０に送られ、ここで位相比較器出
力パルスのパルス極性を制御するために用いられる。モ
ードレジスタ２４は入力端子２１の入力本数分だけの数
を設置することが出来１種々のモードに割蟲てることに
よって柔軟性のある機能を一つ生部体集積回路を一１！
Ａ出来る。
例えば、出力パルス極性制御の他にテストモードにより
テストポイントの信号を本来の信号端子に切換−路を用
いて導き出すことが出来る。これＫより、論１１回路の
機、能テストが容Ａ［なる。
テストポイントの信号を本来の信号端子に切換−路を用
いて導き出すことが出来る。これＫより、論１１回路の
機、能テストが容Ａ［なる。
また、内部に多数の輪重プロ８ツクを持つ場合、クロッ
ク供給をしているａｌｌで各論理ブロックへのクロック
供給をモードにより履断してや、れば。
ク供給をしているａｌｌで各論理ブロックへのクロック
供給をモードにより履断してや、れば。
そのブロックの機能は停止し０ＭＯ８（Ｃｏｔｘψｌｉ
ｍｅｎｔａｒｙＭｅｔａｌ Ｑｘｌｄｅ ８ｅｍ１
ｃｏｎｄｕｃｔｏｒ ）のように動作時のみ電源電流の
流れる回路では消費電力を低減することが可能となる。
ｍｅｎｔａｒｙＭｅｔａｌ Ｑｘｌｄｅ ８ｅｍ１
ｃｏｎｄｕｃｔｏｒ ）のように動作時のみ電源電流の
流れる回路では消費電力を低減することが可能となる。
これらの一連の動作を行うために４１に入力端子数を増
加させなくて済むことは上述したとうりである。
加させなくて済むことは上述したとうりである。
以上述べて来たように：この実施例の位相同期用半導体
集積回路装置は分周数を指定するデータをマイクロコン
ビ、−夕のデータビット数に合せているためマイクロコ
ンビーータで制御するのに都合の良い構成となっている
。また、中導体集積回路装置の端子数を増加させること
な（、マイクロコンビ、−夕の制御により初期設定をし
てやれば、出力パルス極性の指定、テストモード切換に
よる内部信号の散り出し、輪重ブーツクのクロック停止
忙よる消費電力低減等が容易に実施でき一種類の位相′
同期用半導体集積回路装置をソフト的（コントロールす
ることＫよって種々罠使い分けられる利点を持ちその効
果は大である。
集積回路装置は分周数を指定するデータをマイクロコン
ビ、−夕のデータビット数に合せているためマイクロコ
ンビーータで制御するのに都合の良い構成となっている
。また、中導体集積回路装置の端子数を増加させること
な（、マイクロコンビ、−夕の制御により初期設定をし
てやれば、出力パルス極性の指定、テストモード切換に
よる内部信号の散り出し、輪重ブーツクのクロック停止
忙よる消費電力低減等が容易に実施でき一種類の位相′
同期用半導体集積回路装置をソフト的（コントロールす
ることＫよって種々罠使い分けられる利点を持ちその効
果は大である。
この発明は、前記実施例に＠定されない。
上記彎ノリシック牛導体集積回路装置４内に、日立調作
所より販売されている品名［ＨＤ４４０１５Ｊのよう罠
ｊＩＩＩ準発振回路としての水晶発振回路を構成する増
ｌｌｌ１路を設けるもの、又はＰＬＬａツク検出園路を
設けるものであってもよい。
所より販売されている品名［ＨＤ４４０１５Ｊのよう罠
ｊＩＩＩ準発振回路としての水晶発振回路を構成する増
ｌｌｌ１路を設けるもの、又はＰＬＬａツク検出園路を
設けるものであってもよい。
また、プ四グラマプルカウンタの構成は、種々変形でき
る亀のである。
る亀のである。
図画は、この発明の一実施例を示すブロック図である。
４・・・モノリシック半導体集積回路装置、５・・・基
準分周回路、６・・・基準周液数入力端子、７・・・ス
ワロ−カウンタ、８−・メインカウンタ、９・・・制御
輪ｓ１回路１、ｌＯ−・・位、相検出器、１１・・・位
相検出出力端子、１２・・・モジ墨ラスコントロール出
力端子、１３・・・可変周波数入力端子、１６・・・ラ
ッチレジスタ、１７．１８・・・桁信号入力端子、２１
・・・データゝ入力端子、２２・・・レジスタ、２４・
・・モードレジスタ、冨５〜２７・・・デコーダ。 代濁人 弁理士 薄 １）利 幸
準分周回路、６・・・基準周液数入力端子、７・・・ス
ワロ−カウンタ、８−・メインカウンタ、９・・・制御
輪ｓ１回路１、ｌＯ−・・位、相検出器、１１・・・位
相検出出力端子、１２・・・モジ墨ラスコントロール出
力端子、１３・・・可変周波数入力端子、１６・・・ラ
ッチレジスタ、１７．１８・・・桁信号入力端子、２１
・・・データゝ入力端子、２２・・・レジスタ、２４・
・・モードレジスタ、冨５〜２７・・・デコーダ。 代濁人 弁理士 薄 １）利 幸
Claims (1)
- ｐＬＬループを構成するプログラマブルカウンタの分局
比を指定するＮ値をｎビット、ｍ桁に分割して入力する
方式のＰＬＬＩＩ腋数シンセサイず量中導体集積回路装
置において、上記ｎビットの信勺を入力する外部入力端
子叉舎ｉｍ桁信号を入力する外部入力端子を上記Ｎ値入
力タイ電ング以外のタイミングにおいて、所定の動作モ
ード信号入力端子として用いることを譬黴とするｐｒｈ
ｍｍ数シン七！イず用亭導体集積ａＳ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174588A JPS5877333A (ja) | 1981-11-02 | 1981-11-02 | Ｐｌｌ周波数シンセサイザ用半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174588A JPS5877333A (ja) | 1981-11-02 | 1981-11-02 | Ｐｌｌ周波数シンセサイザ用半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877333A true JPS5877333A (ja) | 1983-05-10 |
Family
ID=15981180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174588A Pending JPS5877333A (ja) | 1981-11-02 | 1981-11-02 | Ｐｌｌ周波数シンセサイザ用半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500402A (ja) * | 1983-11-04 | 1986-03-06 | インモス リミテツド | 集積回路タイミング装置 |
-
1981
- 1981-11-02 JP JP56174588A patent/JPS5877333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500402A (ja) * | 1983-11-04 | 1986-03-06 | インモス リミテツド | 集積回路タイミング装置 |
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