JPH04267369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04267369A JPH04267369A JP2817491A JP2817491A JPH04267369A JP H04267369 A JPH04267369 A JP H04267369A JP 2817491 A JP2817491 A JP 2817491A JP 2817491 A JP2817491 A JP 2817491A JP H04267369 A JPH04267369 A JP H04267369A
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- Japan
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- type
- substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り， 特に複数電源を使用するデバイスの素
子分離に関する。
造方法に係り， 特に複数電源を使用するデバイスの素
子分離に関する。
【０００２】従来，基板と同導電型ウエル内に形成され
た素子は基板と同導電型の埋込層により分離されている
ので，この素子は基板を通じて他の素子と電気的に接続
されるため， 単一電源でしか使用できなかった。
た素子は基板と同導電型の埋込層により分離されている
ので，この素子は基板を通じて他の素子と電気的に接続
されるため， 単一電源でしか使用できなかった。
【０００３】本発明は複数電源を使用するデバイスの素
子分離に利用することができる。
子分離に利用することができる。
【０００４】
【従来の技術】従来の半導体装置において，素子形成層
としてエピタキシャル層を使用した場合， 図３に示さ
れるように基板と同導電型ウエル内に形成された素子は
基板と電気的に接続されている。
としてエピタキシャル層を使用した場合， 図３に示さ
れるように基板と同導電型ウエル内に形成された素子は
基板と電気的に接続されている。
【０００５】図４は従来例による電解効果トランジスタ
（ＦＥＴ） の断面図である。図において， １はｐ型
シリコン（Ｓｉ）基板，２はｐ＋ 型埋込層， ３は
ｎ＋ 型埋込層，４はｐ型ウエル，５はｎ型ウエル，７
は ｎ＋ 型ソースドレイン領域，８はｐ＋ 型ソース
ドレイン領域，９は基板上にゲート絶縁膜を介して形成
されたゲートである。
（ＦＥＴ） の断面図である。図において， １はｐ型
シリコン（Ｓｉ）基板，２はｐ＋ 型埋込層， ３は
ｎ＋ 型埋込層，４はｐ型ウエル，５はｎ型ウエル，７
は ｎ＋ 型ソースドレイン領域，８はｐ＋ 型ソース
ドレイン領域，９は基板上にゲート絶縁膜を介して形成
されたゲートである。
【０００６】図のように，基板１と同導電型ウエル４内
に形成されたＦＥＴ は，基板１と同導電型の埋込層２
により空間的には分離されているが，電気的には基板と
つながっている。
に形成されたＦＥＴ は，基板１と同導電型の埋込層２
により空間的には分離されているが，電気的には基板と
つながっている。
【０００７】
【発明が解決しようとする課題】従って，従来例で複数
電源を使用しようとすると，基板と同導電型ウエル内に
形成された素子は異電位の素子と基板を通じて接続され
るため使用することができなかった。
電源を使用しようとすると，基板と同導電型ウエル内に
形成された素子は異電位の素子と基板を通じて接続され
るため使用することができなかった。
【０００８】本発明は基板と同導電型ウエル内に形成さ
れた素子を基板と電気的に分離してデバイスの複数電源
の使用を可能にすることを目的とする。
れた素子を基板と電気的に分離してデバイスの複数電源
の使用を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は，１）
一導電型半導体基板（１） 内にその表面より形成され
た反対導電型ウエル（１０）と，該反対導電型ウエル（
１０）内にその表面より形成された一導電型ウエル（２
） と，該反対導電型ウエル（１０）の周囲を含み該基
板内にその表面より形成された反対導電型埋込層（３）
と，該一導電型ウエル（２） と反対導電型埋込層（３
）を覆って該基板上に成長された反対導電型エピタキシ
ャル半導体層（５） と，該一導電型ウエル（２） を
含んだ領域の該エピタキシャル半導体層（５） に形成
された一導電型ウエル（４）とを有し，該一導電型ウエ
ル（４）及び該反対導電型エピタキシャル半導体層（５
） に素子形成されてなる半導体装置，あるいは２）一
導電型半導体基板（１） 内にその表面より反対導電型
ウエル（１０）を形成する工程と，該反対導電型ウエル
（１０）内にその表面より一導電型ウエル（２） を形
成する工程と，該反対導電型ウエル（１０）の周囲を含
み該基板内にその表面より反対導電型埋込層（３）形成
する工程と，該一導電型ウエル（２） と反対導電型埋
込層（３）を覆って該基板上に反対導電型エピタキシャ
ル半導体層（５） を成長する工程と，該一導電型ウエ
ル（２） を含んだ領域の該エピタキシャル半導体層（
５） に一導電型ウエル（４）を形成する工程と，該一
導電型ウエル（４）に素子形成する工程とを有する半導
体装置の製造方法により達成される。
一導電型半導体基板（１） 内にその表面より形成され
た反対導電型ウエル（１０）と，該反対導電型ウエル（
１０）内にその表面より形成された一導電型ウエル（２
） と，該反対導電型ウエル（１０）の周囲を含み該基
板内にその表面より形成された反対導電型埋込層（３）
と，該一導電型ウエル（２） と反対導電型埋込層（３
）を覆って該基板上に成長された反対導電型エピタキシ
ャル半導体層（５） と，該一導電型ウエル（２） を
含んだ領域の該エピタキシャル半導体層（５） に形成
された一導電型ウエル（４）とを有し，該一導電型ウエ
ル（４）及び該反対導電型エピタキシャル半導体層（５
） に素子形成されてなる半導体装置，あるいは２）一
導電型半導体基板（１） 内にその表面より反対導電型
ウエル（１０）を形成する工程と，該反対導電型ウエル
（１０）内にその表面より一導電型ウエル（２） を形
成する工程と，該反対導電型ウエル（１０）の周囲を含
み該基板内にその表面より反対導電型埋込層（３）形成
する工程と，該一導電型ウエル（２） と反対導電型埋
込層（３）を覆って該基板上に反対導電型エピタキシャ
ル半導体層（５） を成長する工程と，該一導電型ウエ
ル（２） を含んだ領域の該エピタキシャル半導体層（
５） に一導電型ウエル（４）を形成する工程と，該一
導電型ウエル（４）に素子形成する工程とを有する半導
体装置の製造方法により達成される。
【００１０】
【作用】図１は本発明の原理説明図である。図において
， １はｐ型Ｓｉ基板，２は ｐ＋ 型埋込層， ３は
ｎ＋ 型埋込層，４はｐ型ウエル，５はｎ型ウエル，
６は分離絶縁膜でＳｉＯ２膜， ７は ｎ＋ 型ソース
ドレイン領域，９は基板上にゲート絶縁膜を介して形成
されたゲート， １０は本発明によるｎ型ウエルである
。
， １はｐ型Ｓｉ基板，２は ｐ＋ 型埋込層， ３は
ｎ＋ 型埋込層，４はｐ型ウエル，５はｎ型ウエル，
６は分離絶縁膜でＳｉＯ２膜， ７は ｎ＋ 型ソース
ドレイン領域，９は基板上にゲート絶縁膜を介して形成
されたゲート， １０は本発明によるｎ型ウエルである
。
【００１１】本発明は基板と同導電型の埋込層２を形成
する前に，基板と反対導電型ウエル１０を基板に形成し
，この反対導電型ウエル１０の中央部に基板と同導電型
埋込層２を，周辺部に基板と反対導電型埋込層３を形成
した後エピタキシャル成長し，基板と同導電型埋込層２
を含んだ領域上のエピタキシャル層に基板と同導電型ウ
エル４を形成し，このウエル内に素子形成すれば，この
素子は基板と電気的に分離されていることを利用したも
のである。
する前に，基板と反対導電型ウエル１０を基板に形成し
，この反対導電型ウエル１０の中央部に基板と同導電型
埋込層２を，周辺部に基板と反対導電型埋込層３を形成
した後エピタキシャル成長し，基板と同導電型埋込層２
を含んだ領域上のエピタキシャル層に基板と同導電型ウ
エル４を形成し，このウエル内に素子形成すれば，この
素子は基板と電気的に分離されていることを利用したも
のである。
【００１２】
【実施例】図２は本発明の一実施例を説明する断面図で
ある。この例はｎチャネルＦＥＴ とバイポーラトラン
ジスタがｎ型エピタキシャル層に形成された例である。
ある。この例はｎチャネルＦＥＴ とバイポーラトラン
ジスタがｎ型エピタキシャル層に形成された例である。
【００１３】図において， １はｐ型Ｓｉ基板，２は
ｐ＋型埋込層， ３は ｎ＋ 型埋込層，４はｐ型ウエ
ル，５はｎ型ウエル（ｎ型エピタキシャル層），６は分
離絶縁膜でＳｉＯ２膜， ７は ｎ＋ 型ソースドレイ
ン領域，９は基板上にゲート絶縁膜を介して形成された
ゲート， １０は本発明によるｎ型ウエル， １１はバ
イポーラトランジスタのｐ型ベース領域， １２は ｎ
＋ 型エミッタ領域， １３は ｎ＋ コレクタコンタ
クト領域である。
ｐ＋型埋込層， ３は ｎ＋ 型埋込層，４はｐ型ウエ
ル，５はｎ型ウエル（ｎ型エピタキシャル層），６は分
離絶縁膜でＳｉＯ２膜， ７は ｎ＋ 型ソースドレイ
ン領域，９は基板上にゲート絶縁膜を介して形成された
ゲート， １０は本発明によるｎ型ウエル， １１はバ
イポーラトランジスタのｐ型ベース領域， １２は ｎ
＋ 型エミッタ領域， １３は ｎ＋ コレクタコンタ
クト領域である。
【００１４】つぎに，製造工程の実施例を説明する。図
３ （Ａ）〜（Ｄ） は本発明の一実施例による製造工
程を説明する断面図である。図３（Ａ） において，パ
ターニングされたレジスト膜を注入マスクにして， ｐ
型Ｓｉ基板１の表面より，例えば砒素イオン （Ａｓ＋
） を注入して厚さ３〜６μｍのｎ型ウエル１０を形成
する。
３ （Ａ）〜（Ｄ） は本発明の一実施例による製造工
程を説明する断面図である。図３（Ａ） において，パ
ターニングされたレジスト膜を注入マスクにして， ｐ
型Ｓｉ基板１の表面より，例えば砒素イオン （Ａｓ＋
） を注入して厚さ３〜６μｍのｎ型ウエル１０を形成
する。
【００１５】Ａｓ＋ の注入条件はエネルギー １００
〜２００ ＫｅＶ ， ドーズ量 １×１０１３ｃｍ−
２である。図３（Ｂ） において，ｎ型ウエル１０の中
央部にＡｓ＋イオンを注入して厚さ２〜４μｍの ｐ＋
型埋込層２を形成する。
〜２００ ＫｅＶ ， ドーズ量 １×１０１３ｃｍ−
２である。図３（Ｂ） において，ｎ型ウエル１０の中
央部にＡｓ＋イオンを注入して厚さ２〜４μｍの ｐ＋
型埋込層２を形成する。
【００１６】ｎ型ウエル１０の周辺部を含めて基板に硼
素イオン（Ｂ＋） を注入して厚さ２〜４μｍの ｎ＋
型埋込層３を形成する。Ａｓ＋ の注入条件はエネル
ギー １００ ＫｅＶ ，ドーズ量 ５×１０１５ｃｍ
−２である。
素イオン（Ｂ＋） を注入して厚さ２〜４μｍの ｎ＋
型埋込層３を形成する。Ａｓ＋ の注入条件はエネル
ギー １００ ＫｅＶ ，ドーズ量 ５×１０１５ｃｍ
−２である。
【００１７】Ｂ＋ の注入条件はエネルギー １００
ＫｅＶ ，ドーズ量 １×１０１３ｃｍ−２である。図
３（Ｃ） において，基板上に厚さ２〜３μｍ，抵抗率
１〜∞Ωｃｍのｎ型またはアンドープのエピタキシャル
層５を成長する。
ＫｅＶ ，ドーズ量 １×１０１３ｃｍ−２である。図
３（Ｃ） において，基板上に厚さ２〜３μｍ，抵抗率
１〜∞Ωｃｍのｎ型またはアンドープのエピタキシャル
層５を成長する。
【００１８】図３（Ｄ） において， ｐ＋ 型埋込層
２の内側に対応する領域のｎ型エピタキシャル層５に
Ｂ＋ を注入して，ｐ型ウエル４を形成する。Ｂ＋ の
注入条件はエネルギー １００ ＫｅＶ ，ドーズ量
１×１０１２〜 １×１０１３ｃｍ−２である。
２の内側に対応する領域のｎ型エピタキシャル層５に
Ｂ＋ を注入して，ｐ型ウエル４を形成する。Ｂ＋ の
注入条件はエネルギー １００ ＫｅＶ ，ドーズ量
１×１０１２〜 １×１０１３ｃｍ−２である。
【００１９】以上の工程でイオン注入された導電型不純
物は後工程の熱処理により活性化アニールが行われる。 この後は通常の工程を経て，ｐ型ウエル４内，またはｎ
型エピタキシャル層５内に素子が形成される。
物は後工程の熱処理により活性化アニールが行われる。 この後は通常の工程を経て，ｐ型ウエル４内，またはｎ
型エピタキシャル層５内に素子が形成される。
【００２０】実施例ではｐ型基板を用いたが， ｎ型基
板の場合は各領域の導電性を反対にすればよい。
板の場合は各領域の導電性を反対にすればよい。
【００２１】
【発明の効果】基板と同導電型ウエル内に形成された素
子を基板と電気的に分離でき， その結果デバイスの複
数電源の使用を可能にした。
子を基板と電気的に分離でき， その結果デバイスの複
数電源の使用を可能にした。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例を説明する断面図
【図３
】 本発明の一実施例による製造工程を説明する断面
図
】 本発明の一実施例による製造工程を説明する断面
図
【図４】 従来例によるＦＥＴ の断面図
１ ｐ型Ｓｉ基板
２ ｐ＋ 型埋込層
３ ｎ＋ 型埋込層
４ ｐ型ウエル
５ ｎ型ウエル（ｎ型エピタキシャル層）６ 分離
絶縁膜でＳｉＯ２膜 ７ ｎ＋ 型ソースドレイン領域 ８ ｐ＋ 型ソースドレイン領域 ９ ゲート １０ 本発明によるｎ型ウエル １１ ｐ型ベース領域 １２ ｎ＋ 型エミッタ領域
絶縁膜でＳｉＯ２膜 ７ ｎ＋ 型ソースドレイン領域 ８ ｐ＋ 型ソースドレイン領域 ９ ゲート １０ 本発明によるｎ型ウエル １１ ｐ型ベース領域 １２ ｎ＋ 型エミッタ領域
Claims (2)
- 【請求項１】 一導電型半導体基板（１） 内にその
表面より形成された反対導電型ウエル（１０）と，該反
対導電型ウエル（１０）内にその表面より形成された一
導電型ウエル（２） と，該反対導電型ウエル（１０）
の周囲を含み該基板内にその表面より形成された反対導
電型埋込層（３）と，該一導電型ウエル（２） と反対
導電型埋込層（３）を覆って該基板上に成長された反対
導電型エピタキシャル半導体層（５） と，該一導電型
ウエル（２） を含んだ領域の該エピタキシャル半導体
層（５） に形成された一導電型ウエル（４）とを有し
，該一導電型ウエル（４）及び該反対導電型エピタキシ
ャル半導体層（５） に素子形成されてなることを特徴
とする半導体装置。 - 【請求項２】 一導電型半導体基板（１） 内にその
表面より反対導電型ウエル（１０）を形成する工程と，
該反対導電型ウエル（１０）内にその表面より一導電型
ウエル（２） を形成する工程と，該反対導電型ウエル
（１０）の周囲を含み該基板内にその表面より反対導電
型埋込層（３）形成する工程と，該一導電型ウエル（２
） と反対導電型埋込層（３）を覆って該基板上に反対
導電型エピタキシャル半導体層（５） を成長する工程
と，該一導電型ウエル（２） を含んだ領域の該エピタ
キシャル半導体層（５） に一導電型ウエル（４）を形
成する工程と，該一導電型ウエル（４）に素子形成する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028174A JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028174A JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267369A true JPH04267369A (ja) | 1992-09-22 |
| JP2808901B2 JP2808901B2 (ja) | 1998-10-08 |
Family
ID=12241368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028174A Expired - Fee Related JP2808901B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808901B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH022155A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0291967A (ja) * | 1988-09-29 | 1990-03-30 | Rohm Co Ltd | Ｂｉ−ｃｍｏｓ半導体装置 |
-
1991
- 1991-02-22 JP JP3028174A patent/JP2808901B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH022155A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0291967A (ja) * | 1988-09-29 | 1990-03-30 | Rohm Co Ltd | Ｂｉ−ｃｍｏｓ半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808901B2 (ja) | 1998-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
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