JPH0221635A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　　（第３〜６図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　（第１．２図）発明の効果 〔概要〕 半導体装置の製造方法に関し、 階層化データに対して多重露光やスリットが発生しない
ように拡大、縮小処理（以下、リサイシング処理という
）することのできる半導体装置の製造方法を提供するこ
とを目的とし、 ＬＳＩチップの論理ブロックを構成する内部セルを、各
階層毎に指定して、該セルの全階層における階層パター
ンおよび階層パターン間の接続関係を階層化図形データ
として作成する半導体装置の製造方法において、上位階
層と下位階層の境界に枠を定義し、該枠をまたいで下位
階層から上位階層へ進入するパターンは該枠で切って上
位階層のパターンとし、上位階層から下位階層へ該枠を
またいで進入するパターンは該枠で切ってはみ出した部
分を捨てる、以下、上記操作を下位階層から上位階層に
所定階層にわたって行うように構成する。

［産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、詳しくは階層
化図形データに対しリサイジング処理を行うようにした
半導体装置の製造方法に関する。

近年のＬＳＩの大規模化、高密度化に伴ってそれに要す
る露光データ量や図形処理の処理時間は増加する一方で
あり、ＬＳＩの開発コストの増大にもつながっている。

このことは、従来からの展開処理を行った後図形処理を
行う手法が、処理対象の図形数の増加に対応しきれなく
なっているためである。例えば、現状のプーラ−なとで
いままで通りのやり方で処理を行うと４Ｍメモリの場合
、Ｐ（ポリ）層で約８千万パターンとなりＭＴでは３０
巻という膨大なものとなる。また、それを計算機処理す
るための処理時間も膨大なものとなってきている。特に
、メモリ品種などの場合は第３図（ｂ）に示すように元
々の設計データの中に繰り返しのセル等をアレイ状に配
置しであるということがあり、このような繰り返しセル
のデータ１ル造をうまく利用してその階層単位に処理を
行ってやり、露光データ自体に階層構造を持たしてやれ
ばメモリセル部に関しては大幅な処理時間の短１１ｈや
データ処理量の圧縮が可能になる。

〔従来の技術〕

実際に露光する場合にはそのデータ量は膨大なものであ
ることから、例えばＩＭのＤＲＡＭの場合、第３図（ｂ
）に示すメモリセル“’Ｂ”１＋１１（１２８Ｋｂｉｔ
　）とそれをミラーして置いたもう１つの１２８　Ｋｂ
ｉｔのセルおよびそのセルの周辺回路の露光データを作
成し、露光装置の側で配置処理を行っていた。しかし、
このようにすると露光ファイルが分かれているためスケ
ーリングを行ったときにファイル間でスリット（ｓ　１
　ｉ　ｔ）が発生したり、多重露光（ｏｖｅｒ　１ａｐ
）が発生したりすることがある。

このような不具合があるため露光データ上で圧縮して持
つことが望まれている。

［発明が解決しようとする課題］ しかしながら、このような従来の半導体装置の製造方法
にあっては、階層単位に図形データ処理を行おうとする
と次のような問題点が生じる。

（Ｉ）階層間で接続しているような図形データに対して
拡大処理（プラスシフト）を行うと第４図に示すように
セル間あるいはセルと周辺回路間の階層と階層との接続
点でオーバーラツプが発生し、多重露光となる。また、
縮小処理（マイナスシフト）を行うと第５図に示すよう
に階層間にスリットが発生することになる。したがって
、オーバーラツプがある場合にはベクトル・スギャン方
式の電子ビーム描画装置で描画したときオーバーラツプ
の部分が膨れてしまい配線部分に接触してしまったり、
スリットが空いている場合にはＬＳＩの素子の形成はで
きない。

すなわち、図形データ処理を行うときに現行ではスケー
リングとかりサイジングとかの処理を行うので、設計デ
ータ上はスリットもなければ多重露光もないような状態
で作成してあったとしても、リサイジングのオーバーサ
イズ、アンダーサイズの処理によってこの間に多重露光
とかスリットが発生ずる。

（■）したがって、階層と階層の接続点のパターンを捜
して多重露光除去を実施しようとすると、いま処理しよ
うとしている階層と他の階層との接続をも見なければな
らず、多大な手間を要し、実用的でなくなる。例えば、
マイナスシフトの場合を第６図を例に採り説明すると、 １）Ａにとっては、Ｂをすべて配置して接続するパター
ンを見つけなければ接続点のパターンの扱いがわからな
い。→処理の手間大。

１ｉ）Ｂにとっては、Ａの中に置かれている場所によっ
てパターン形状が違ってくることになり、Ｂからいろい
ろなバリエーション形が発生してしまう。→データの管
理ができなくなる。

そこで本発明は、階層化データに対して多重露光やスリ
、トが発生しないようにリサイジング処理することので
きる半導体装置の製造方法を提供することを目的として
いる。

（課題を解決するための手段〕 本発明による半導体装置の製造方法は上記目的達成のた
め、ＬＳＩチップの論理ブロックを構成する内部セルを
、各階層毎に指定して、該セルの全階層における階層パ
ターンおよび階層パターン間の接続関係を階層化図形デ
ータとして作成する半導体装置の製造方法において、上
位階層と下位階層の境界に枠を定義し、該枠をまたいで
下位階層から上位階層へ進入するパターンは該枠で切っ
一ζ上位階層のパターンとし、上位階層から下位階層へ
該伜をまたいで進入するパターンは該枠で切ってはみ出
した部分を捨てる、以下、上記操作を下位階層から上位
階層に所定階層にわたって行うようにしたことを特徴と
する半導体装置の製造方法。

（作用〕 本発明では、上位階層と下位階層の境界に枠が定義され
、該枠をまたいで下位階層から上位階層へ進入するパタ
ーンは該枠で切って上位階層のパターンとされ、上位階
層から下位階層へ該枠をまたいで進入するパターンは該
枠で切ってはみ出した部分を捨てられる。そして、以下
、上記操作が下位階層から上位階層に所定階層にわたっ
て行われる。

したがって、階層間で接続されている図形データであっ
ても、多重露光やスリットが発生することなくリサイジ
ング処理が行われる。

（実施例〕 以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る半導体装置の製造方法の一実
施例を示す図である。

まず、１１４成を説明する。第１図はフレーム（枠）の
定義方法を従来例との対比の基に説明するための図、第
２図は階層間パターン登録処理を説明するだめの図であ
る。

（１）　　第１図において、“ｌ　Ｄ　Ｉ“は基本セル
、１１　Ｂ　ＩＩはセル、°“Ａ”はチップを示すもの
とすると、まずレイアウト設計の段階で各階層にマスク
パターンデータ以外に第１図（ｂ）実線に示すような階
層の境界を示すフレーム（階層定義枠）を定義する。そ
して、上記フレームにオーバラップ（あるいはスリット
）が発生しないようにレイアウトする。因みに、従来例
では第１図（ａ）破線に示すように階層間の境界にこの
ようなフレームが定義されることはなく、マスクパター
ンデータしか人力されていない。

（ＩＩ）　　次いで、階層間パターン登録処理とじて計
算機処理で次のことを実施する。フレームをまたいで下
位階層から上位階層へ進入するパターンは、フレームで
切って上位階層パターンとしく上位階層に持ち上げ）、
上位階層から下位階層へフレームをまたいで進入してく
るパターンは、フレームで切ってはみ出した部分を捨て
るという操作を数階層（本実施例では３階層）に渡って
下位から上位へ実施する。以下、この階層間パターン登
録処理を第２図を参照しながら具体的に説明する。

−←［エニＬ位−諧−層止若の１層Ｊ−Φ９ふ理２第２
図（ａ）に示すように、まず、基本セルのパターンを論
理処理し、その中の多重露光・スリットを除去する。そ
して、セルのパターンをＯＲ処理するとともに、フレー
ムとのＡＮＤ処理を行うことによってフレームからはみ
出したパターン■、のをフレームで切って 中位階層への持ち上げパターンとする。これらの処理は
図形処理で行われるため、一連の処理で実施することが
できる。

（２）　　ケ　　（スケジュールの　　）の（１）の処
理で切り取ったパター７＋、【ａともともと中位の階層
に存在するパターン（同図（ｂ）参照）とを含めたもの
でＯＲ処理して多重露光を除去する。このとき、下位フ
レームをＯＲしてできるフレームの内側のパターンは同
図（ｃ）破線部分に示すように全て削除し、中位のフレ
ームから外に出るパターンは切り取って前記（１）の処
理同様にさらに上位階層への持ぢ上げパターンとする。

（３）上　　　（チ・プの　　　の 上位まで持ち上げたパターンはもともと上位にあるパタ
ーンとＯＲすることによって多重露光を除去する。この
とき、中位フレームへ進入するパターンは同図（ｄ）破
線部分に示すように（２）の処理同様削除される。

ところで、通常メモリセルの場合は配線がセルの内側の
方へ伸びてくるようなことはなく、必ずその縁（へり）
から接続をとるので、上位階層から下位階層へパターン
をまたいで進入してくる場合には本実施例のように切っ
て削除しても問題は生じない。

（Ｉ）　　　（ＩＩ）の処理が終了すると、次にシフト
処理（アンダーサイズおよびオーバサイズ）やりダクシ
ョン（スケーリング）を行う。このシフトを実行すると
きには階層単位に行えばよい。すなわち、上記（Ｉ）、
（ＩＩ）の処理が終了しているものとすると、次にオー
バーサイズをしたときにフレームから飛び出したりしな
いように処理するようにすれば階層単位に処理を行うこ
とができ、しかも多重露光とかスリットは発生しない。

例えば、プラスにシフト（オーバサイズ）したときには
パターンが８亥当するフレームから飛び出ないようにシ
フトさせ、マイナスにシフト（アンダーサイズ）したと
きにはフレームから離れないようにシフトさせるように
すれば階層単位に処理でき、かつ多重露光、スリットは
発生しない。

以上（１）、（ＩＩ）、（ＩＩＩ）の処理を実行するこ
とにより、階層と階層との接続点におけるパターンのオ
ーバーラツプは完全に除去される。また、階層間パター
ン登録処理におけるパターンの切り取り・持ち上げ処理
はたかだか３階層であり、これに要する時間はそれほど
問題とはならない。

具体的には、４ＭＤ−ＲＡＭのレイアウト設計において
、８ビツトの基本メモリセルを下位階層に、３２にピッ
Ｉ・のメモリセルを中位階層に、チップを上位階層に対
応させてフレームレイアウト設工１を行い、また、その
製造データ・作成には、本実施例で説明した階層間パタ
ーン登録処理を用いた階層化製造データ処理を実施した
場合、以下１）、ｉｉ）、１ｉｉ）に述べるような大き
な効果を得た。

）多重露光は完全に除去することができる。

１１）階層単位に処理できるため、計算機時間を大幅に
（Ｔ−−Ｔ程度に）短縮するこ とができる。

１１１）階層単位に処理できるため、露光データ量を０
．０１〜１８．５５％以下に圧縮することができる。本
実施例では、４Ｍのポリ層の約９千万パターンを約１５
０万パターンへと大幅に圧縮させることが可能となった
。

〔効果〕

本発明によれば、上位階層と下位階層の境界に枠を定義
し、該枠をまたいで下位階層から上位階層へ進入するパ
ターンは該枠で切って上位階層のパターンとし、上位階
層から下位階層へ該枠をまたいで進入するパターンは該
枠で切ってはみ出した部分を捨てるようにしているので
、階層間が接続されている図形データであっても、多重
露光やスリットが発生ずることなくリサイジング処理を
行うことができ、処理時間や露光データ量を大幅に減少
させることができる。

【図面の簡単な説明】

第１．２図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図はそのフレーム（枠）の定義方法を説明するだめ
の図、 第２図はその階層間パターン登録処理を説明するだめの
図、 第３〜６図は従来例の半導体装置の製造方法を示す図で
あり、 第３図はその階層構造を説明するための図、第４図はそ
の多重露光を説明するだめの図、第５図はそのスリット
を説明するための図、第６図はそのマイナスシフトをし
た場合の問題点を説明するための図、 である。 隋層構直 従来例の階層構造−ｖ　ｉｕする陶物図第３図 ／ −ｔｌＬ／Ｆ’市 ＼ セルと周述回企間 噂亡來＠○　夛皇ｌにうれをＲａ目耳るｒ−めの図第４
図 第 図 トシ７ト 第 図

Claims (1)

1. 【特許請求の範囲】 ＬＳＩチップの論理ブロックを構成する内部セルを、各
   階層毎に指定して、 該セルの全階層における階層パターンおよび階層パター
   ン間の接続関係を階層化図形データとして作成する半導
   体装置の製造方法において、上位階層と下位階層の境界
   に枠を定義し、 該枠をまたいで下位階層から上位階層へ進入するパター
   ンは該枠で切って上位階層のパターンとし、上位階層か
   ら下位階層へ該枠をまたいで進入するパターンは該枠で
   切ってはみ出した部分を捨てる、 以下、上記操作を下位階層から上位階層に所定階層にわ
   たって行うようにしたことを特徴とする半導体装置の製
   造方法。