JPH0221662A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH0221662A JPH0221662A JP17063588A JP17063588A JPH0221662A JP H0221662 A JPH0221662 A JP H0221662A JP 17063588 A JP17063588 A JP 17063588A JP 17063588 A JP17063588 A JP 17063588A JP H0221662 A JPH0221662 A JP H0221662A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- drain region
- film
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- 230000001133 acceleration Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
ＭＯＳトランジスタのソース及びドレインの構造に関す
る。
ＭＯＳトランジスタのソース及びドレインの構造に関す
る。
第４図は従来のＭＯＳ）ランジスタの主要部を示す半導
体チップの断面図である。
体チップの断面図である。
図において２はＰ型シリコン基板１の上に形成されたＭ
ＯＳトランジスタの素子分離絶縁膜、３−１．３−２は
ソース領域、ドレイン領域、４はゲート酸化膜、５は多
結晶シリコンにて配線化されたゲート電極である。
ＯＳトランジスタの素子分離絶縁膜、３−１．３−２は
ソース領域、ドレイン領域、４はゲート酸化膜、５は多
結晶シリコンにて配線化されたゲート電極である。
上述した従来の絶縁ゲート電界効果トランジスタは、ド
レイン領域又はソース領域と半導体基板との接合面積が
大きいため容量が大きく高速動作に適していないという
欠点がある。また、短チャンネル化に伴なってドレイン
領域又はソース領域が浅くなり抵抗が無視できなくなっ
てくるといった欠点もある。
レイン領域又はソース領域と半導体基板との接合面積が
大きいため容量が大きく高速動作に適していないという
欠点がある。また、短チャンネル化に伴なってドレイン
領域又はソース領域が浅くなり抵抗が無視できなくなっ
てくるといった欠点もある。
本発明の絶縁ゲート電界効果トランジスタは、半導体基
板の表面に設けられた四部にゲート絶縁膜を介して設け
られたゲート電極と、前記凹部に前記ゲート電極の直下
部に接して設けられた第１のソース領域及び第１のドレ
イン領域と、前記第１のソース領域及び第１のドレイン
領域とそれぞれ連結して設けられその側面が絶縁膜に接
している第２のソース領域及び第２のドレイン領域とを
含むというものである。
板の表面に設けられた四部にゲート絶縁膜を介して設け
られたゲート電極と、前記凹部に前記ゲート電極の直下
部に接して設けられた第１のソース領域及び第１のドレ
イン領域と、前記第１のソース領域及び第１のドレイン
領域とそれぞれ連結して設けられその側面が絶縁膜に接
している第２のソース領域及び第２のドレイン領域とを
含むというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図である。
の断面図である。
この実施例は、Ｐ型シリコン基板１の表面に設けられた
凹部にゲート酸化膜４を介して設けられたゲート電極５
と、前述の凹部にゲート電極５の直下部に接して設けら
れた第１のソース領域３−１１、第１のドレイン領域３
−２１と第１のソース領域３−１１及び第１のドレイン
領域３−２１とそれぞれ連結して設けられその側面が素
子分離絶縁膜２に接している第２のソース領域３−１２
及び第２のドレイン領域３−２２とを含むというもので
ある。
凹部にゲート酸化膜４を介して設けられたゲート電極５
と、前述の凹部にゲート電極５の直下部に接して設けら
れた第１のソース領域３−１１、第１のドレイン領域３
−２１と第１のソース領域３−１１及び第１のドレイン
領域３−２１とそれぞれ連結して設けられその側面が素
子分離絶縁膜２に接している第２のソース領域３−１２
及び第２のドレイン領域３−２２とを含むというもので
ある。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｆ）は実施例の製造方法を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
表面に酸化シリコン膜６．窒化シリコン膜７を順に成長
させた後、将来的に素子分離領域をエツチングできるよ
うにホトレジスト膜をパターニングしてホトレジストマ
スク８を形成する。
表面に酸化シリコン膜６．窒化シリコン膜７を順に成長
させた後、将来的に素子分離領域をエツチングできるよ
うにホトレジスト膜をパターニングしてホトレジストマ
スク８を形成する。
次に、第２図（ｂ）に示すようにホトレジストマスク８
を用いて窒化シリコン膜６．酸化シリコ膜７及びＰ型シ
リコン基板１をエツチングして素子形成領域を区画する
。Ｐ型シリコン基板のエツチング深さとしては数μｍで
十分である。次に第２図（ｃ）に示すようにホトレジス
トマスク８を除去後１０００℃で熱酸化を行ない素子分
離絶縁膜２を形成する０次に、第２図（ｄ）に示すよう
に、ホトリソグラフィー技術で溝９を作った後、ゲート
酸化ｌｌ１１０を厚さ２０ｎｍ成長させる。次に、第２
図（ｅ）に示すように、溝上にホトレジストマスク１１
を設け、砒素又はリンをイオン注入することにより第２
のドレイン領域３−２２及び第２のソース領域３−２１
を形成する。次に、第２図（ｆ）に示すように、多結晶
シリコン膜を成長させホトレジストを用いてパターニン
グしゲート電極５を形成する。次に、第１図に示すよう
にゲート電極５及びＮ＋領領域を利用して再度イオン注
入をすることによって第１のソース領域３−１１．第１
のドレイン領域を形成する。
を用いて窒化シリコン膜６．酸化シリコ膜７及びＰ型シ
リコン基板１をエツチングして素子形成領域を区画する
。Ｐ型シリコン基板のエツチング深さとしては数μｍで
十分である。次に第２図（ｃ）に示すようにホトレジス
トマスク８を除去後１０００℃で熱酸化を行ない素子分
離絶縁膜２を形成する０次に、第２図（ｄ）に示すよう
に、ホトリソグラフィー技術で溝９を作った後、ゲート
酸化ｌｌ１１０を厚さ２０ｎｍ成長させる。次に、第２
図（ｅ）に示すように、溝上にホトレジストマスク１１
を設け、砒素又はリンをイオン注入することにより第２
のドレイン領域３−２２及び第２のソース領域３−２１
を形成する。次に、第２図（ｆ）に示すように、多結晶
シリコン膜を成長させホトレジストを用いてパターニン
グしゲート電極５を形成する。次に、第１図に示すよう
にゲート電極５及びＮ＋領領域を利用して再度イオン注
入をすることによって第１のソース領域３−１１．第１
のドレイン領域を形成する。
第２のソース領域、第２のドレイン領域の深さを大きく
してもその側面はほとんど全部絶縁膜と接しているので
接合容量は小さくでき、ドレイン領域、ソース領域の抵
抗も小さくできる。第１のドレイン領域、第１のソース
領域は浅くして短チャンネル化に伴う問題を解決できる
。
してもその側面はほとんど全部絶縁膜と接しているので
接合容量は小さくでき、ドレイン領域、ソース領域の抵
抗も小さくできる。第１のドレイン領域、第１のソース
領域は浅くして短チャンネル化に伴う問題を解決できる
。
なお、第３図に示すように、従来横道と類似のＭＯＳト
ランジスタ（図の左側）と実施例に示したものを同一半
導体チップ上に設けてもよい。実施例を製造する場合ホ
トレジストマスク１１を溝領域のみに残るようにパター
ニングしたが、素子形成領域内に溝を設けないものを準
備し、そこにホトレジスト膜を設けた状態で第２のソー
ス領域、ドレイン領域のイオン注入を行ない、次にゲー
ト電ｆ！５−１．５−２を設けたのち、別々のイオン注
入工程でソース領域３−１．ドレイン領域３−２と第１
のソース領域３−１１．第１のドレイン領域３−２１を
形成すればよいのである。
ランジスタ（図の左側）と実施例に示したものを同一半
導体チップ上に設けてもよい。実施例を製造する場合ホ
トレジストマスク１１を溝領域のみに残るようにパター
ニングしたが、素子形成領域内に溝を設けないものを準
備し、そこにホトレジスト膜を設けた状態で第２のソー
ス領域、ドレイン領域のイオン注入を行ない、次にゲー
ト電ｆ！５−１．５−２を設けたのち、別々のイオン注
入工程でソース領域３−１．ドレイン領域３−２と第１
のソース領域３−１１．第１のドレイン領域３−２１を
形成すればよいのである。
以上説明したように本発明は講なとの凹部にゲート電極
を配置することによりソース及びドレイン領域の側面の
ほとんどが絶縁膜に接するようになり、接合容量を減ら
すことができ、絶縁ゲート電界効果トランジスタの高速
化と微細化を達成できる効果がある。
を配置することによりソース及びドレイン領域の側面の
ほとんどが絶縁膜に接するようになり、接合容量を減ら
すことができ、絶縁ゲート電界効果トランジスタの高速
化と微細化を達成できる効果がある。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図、第２図（ａ）〜（ｆ）は一実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図、第３図は本発明の応用例の主要部を示す半導体チッ
プの断面図、第４図は従来例の主要部を示す半導体チッ
プの断面図である。 １・・・Ｐ型シリコン基板、２・・・素子分離絶縁膜、
３−１・・・ソース領域、３−１１・・・第１のソース
領域、３−１２・・・第２のソース領域、３−２・・・
ドレンイン領域、３−２１・・・第１のドレイン領域、
３−２２・・・第２のドレイン領域、４・・・ゲート酸
化膜、５．５−１．５−２・・・ゲート電極、６・・・
酸化シリコン膜、７・・・窒化シリコン膜、８・・・ホ
トレジストマスク、９・・・溝、１０・・・ゲート酸化
膜、１１・・・ホトレジストマスク。
の断面図、第２図（ａ）〜（ｆ）は一実施例の製造方法
を説明するための工程順に配置した半導体チップの断面
図、第３図は本発明の応用例の主要部を示す半導体チッ
プの断面図、第４図は従来例の主要部を示す半導体チッ
プの断面図である。 １・・・Ｐ型シリコン基板、２・・・素子分離絶縁膜、
３−１・・・ソース領域、３−１１・・・第１のソース
領域、３−１２・・・第２のソース領域、３−２・・・
ドレンイン領域、３−２１・・・第１のドレイン領域、
３−２２・・・第２のドレイン領域、４・・・ゲート酸
化膜、５．５−１．５−２・・・ゲート電極、６・・・
酸化シリコン膜、７・・・窒化シリコン膜、８・・・ホ
トレジストマスク、９・・・溝、１０・・・ゲート酸化
膜、１１・・・ホトレジストマスク。
Claims (1)
- 半導体基板の表面に設けられた凹部にゲート絶縁膜を介
して設けられたゲート電極と、前記凹部に前記ゲート電
極の直下部を挟んで設けられた第１のソース領域及び第
１のドレイン領域と、前記第１のソース領域及び第１の
ドレイン領域とそれぞれ連結して設けられその側面が絶
縁膜に接している第２のソース領域及び第２のドレイン
領域とを含むことを特徴とする絶縁ゲート電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17063588A JPH0221662A (ja) | 1988-07-08 | 1988-07-08 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17063588A JPH0221662A (ja) | 1988-07-08 | 1988-07-08 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221662A true JPH0221662A (ja) | 1990-01-24 |
Family
ID=15908532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17063588A Pending JPH0221662A (ja) | 1988-07-08 | 1988-07-08 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526144A (en) * | 1993-11-18 | 1996-06-11 | International Business Machines Corporation | Optical system with pivoting hologram |
-
1988
- 1988-07-08 JP JP17063588A patent/JPH0221662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526144A (en) * | 1993-11-18 | 1996-06-11 | International Business Machines Corporation | Optical system with pivoting hologram |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5407837A (en) | Method of making a thin film transistor | |
| US5300797A (en) | Coplanar twin-well integrated circuit structure | |
| JPH10199968A5 (ja) | ||
| JP2510599B2 (ja) | 電界効果トランジスタ | |
| US5728613A (en) | Method of using an insulator spacer to form a narrow base width lateral bipolar junction transistor | |
| JPH0221662A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS63151047A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH05283519A (ja) | 半導体装置の製造方法 | |
| JP2734434B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01241868A (ja) | 半導体装置 | |
| JPH0548108A (ja) | 半導体装置およびその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH0330307B2 (ja) | ||
| JPS6393150A (ja) | 半導体装置及びその製造方法 | |
| JPS61292371A (ja) | 半導体装置 | |
| JPS6057968A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPS595645A (ja) | 半導体装置の製造方法 | |
| JPS62165364A (ja) | 半導体装置 | |
| JPH02281656A (ja) | 半導体記憶装置 | |
| JPH01223741A (ja) | 半導体装置及びその製造方法 | |
| JPS6041870B2 (ja) | 相補型ｍｏｓ集積回路装置の製造方法 | |
| JPH05145023A (ja) | 半導体装置 | |
| JPH03188665A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH04286128A (ja) | 半導体装置及びその製造方法 |