JPH0221694B2 - - Google Patents
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- JPH0221694B2 JPH0221694B2 JP57123023A JP12302382A JPH0221694B2 JP H0221694 B2 JPH0221694 B2 JP H0221694B2 JP 57123023 A JP57123023 A JP 57123023A JP 12302382 A JP12302382 A JP 12302382A JP H0221694 B2 JPH0221694 B2 JP H0221694B2
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- JP
- Japan
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- write
- pulse
- delay time
- ram
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- Prior art date
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- Expired - Lifetime
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- 230000015654 memory Effects 0.000 claims description 80
- 230000003111 delayed effect Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/0026—Layout of the delay element using circuits having two logic levels using memories or FIFO's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は入力パルスを所定時間遅延させて出力
するパルス遅延方法及び装置に関するものであ
る。
するパルス遅延方法及び装置に関するものであ
る。
従来のパルス遅延装置は、第１図に示すように
入力端子１と、フリツプフロツプ回路２と、クロ
ツクパルス発生器３と、ゲート回路４と、ダウン
カウンタ５と、微分回路６と、出力端子７とから
成り、ダウンカウンタ５の遅延時間設定部５Ａよ
りダウンカウンタ５に遅延時間をデジタル数とし
て設定するようになつている。このようなパルス
遅延装置は、入力端子１に入力パルスが与えら
れ、これがフリツプフロツプ回路２に入力される
と、フリツプフロツプ回路２がオンとなり、その
出力が微分回路６とゲート回路４に与えられる。
微分回路６はフリツプフロツプ回路２の出力の立
下りで遅延出力パルスを出すようになつているの
で、この時点では出力パルスを出さない。ゲート
回路４はフリツプフロツプ回路２から信号が与え
られると、クロツク信号発生器３からのクロツク
パルスを通過させる。ゲート回路４を通過したク
ロツクパルスはダウンカウンタ５に減算入力とし
て与えられる。ダウンカウンタ５に設定された遅
延時間数だけクロツクパルスが入力されて差が零
になると、即ち設定された遅延時間だけ時間が経
過すると、ダウンカウンタ５から出力パルスがフ
リツプフロツプ回路２に出され、フリツプフロツ
プ回路２の出力が零になる。これによりゲート回
路４のゲートが閉じてクロツクパルスの通過を阻
止すると共にフリツプフロツプ回路２の出力の立
下りで微分回路６が遅延出力パルスを出す。
入力端子１と、フリツプフロツプ回路２と、クロ
ツクパルス発生器３と、ゲート回路４と、ダウン
カウンタ５と、微分回路６と、出力端子７とから
成り、ダウンカウンタ５の遅延時間設定部５Ａよ
りダウンカウンタ５に遅延時間をデジタル数とし
て設定するようになつている。このようなパルス
遅延装置は、入力端子１に入力パルスが与えら
れ、これがフリツプフロツプ回路２に入力される
と、フリツプフロツプ回路２がオンとなり、その
出力が微分回路６とゲート回路４に与えられる。
微分回路６はフリツプフロツプ回路２の出力の立
下りで遅延出力パルスを出すようになつているの
で、この時点では出力パルスを出さない。ゲート
回路４はフリツプフロツプ回路２から信号が与え
られると、クロツク信号発生器３からのクロツク
パルスを通過させる。ゲート回路４を通過したク
ロツクパルスはダウンカウンタ５に減算入力とし
て与えられる。ダウンカウンタ５に設定された遅
延時間数だけクロツクパルスが入力されて差が零
になると、即ち設定された遅延時間だけ時間が経
過すると、ダウンカウンタ５から出力パルスがフ
リツプフロツプ回路２に出され、フリツプフロツ
プ回路２の出力が零になる。これによりゲート回
路４のゲートが閉じてクロツクパルスの通過を阻
止すると共にフリツプフロツプ回路２の出力の立
下りで微分回路６が遅延出力パルスを出す。
最近、入力パルスの繰返し時間より長い遅延時
間をとることができるパルス遅延装置が要求され
ている。
間をとることができるパルス遅延装置が要求され
ている。
しかしながら、第１図に示すような構造のパル
ス遅延装置では、入力パルスの繰返し時間より長
い遅延時間をとることができない欠点がある。ま
た、第１図に示すような装置では、遅延時間の幅
を広くとるためには、ダウンカウンタ５のビツト
数を多くとらなければならず、このようにすると
遅延時間のバラツキを生じ易い欠点がある。
ス遅延装置では、入力パルスの繰返し時間より長
い遅延時間をとることができない欠点がある。ま
た、第１図に示すような装置では、遅延時間の幅
を広くとるためには、ダウンカウンタ５のビツト
数を多くとらなければならず、このようにすると
遅延時間のバラツキを生じ易い欠点がある。
本発明の目的は、カウンタのビツト数を多くせ
ずに入力パルスの繰返し時間より長い遅延時間数
をとることができるパルス遅延方法及び装置を提
供するにある。
ずに入力パルスの繰返し時間より長い遅延時間数
をとることができるパルス遅延方法及び装置を提
供するにある。
本発明に係るパルス遅延方法は、遅延時間設定
数Ｔを疎遅延時間設定数Tsと密遅延時間設定数
Tnとに分け、前記疎遅延時間設定数Tsをもとに
して記憶装置のライト用アドレス数AWを指定し、
入力パルスPiの到達時点に関与した数と前記密遅
延時間設定数Tnとをもとにして形成されたライ
ト用メモリ数を前記ライト用アドレス数AWで指
定された前記記憶装置の番地に書込み、前記記憶
装置に書込まれた前記ライト用メモリ数を前記疎
遅延時間設定数Tsに相当する時間後に読出し、
この読出し時点より前記ライト用メモリ数に相当
する時間後に遅延出力パルスを出すことを特徴と
するものである。
数Ｔを疎遅延時間設定数Tsと密遅延時間設定数
Tnとに分け、前記疎遅延時間設定数Tsをもとに
して記憶装置のライト用アドレス数AWを指定し、
入力パルスPiの到達時点に関与した数と前記密遅
延時間設定数Tnとをもとにして形成されたライ
ト用メモリ数を前記ライト用アドレス数AWで指
定された前記記憶装置の番地に書込み、前記記憶
装置に書込まれた前記ライト用メモリ数を前記疎
遅延時間設定数Tsに相当する時間後に読出し、
この読出し時点より前記ライト用メモリ数に相当
する時間後に遅延出力パルスを出すことを特徴と
するものである。
本発明に係る１つのパルス遅延装置は、高周波
のクロツクパルスPcを出力するクロツクパルス発
生器と、前記クロツクパルスPcを１／Ｎ（Ｎは分
周数であり、２以上の整数）に分周した分周パル
スPbを出力する分周器と、遅延時間Ｔをデジタ
ルの疎遅延時間設定数Tsと密遅延時間設定数Tn
とに２分して出力する遅延時間設定部と、前記分
周パルスPbの各サイクル毎に指定されたライト
用アドレスAWの番地に対する書込みと指定され
たリード用アドレス数ARの番地からの読出しと
を行うランダムアクセスメモリ（以下、RAMと
称する。）と前記RAMの最大アドレス数を最大
カウント数として前記分周パルスPbをカウント
しそのカウント数をリード用アドレス数ARとし
て前記RAMのリード用のアドレス指定を行うリ
ード用アドレスカウンタと、前記RAMの最大ア
ドレス数を最大カウント数として前記遅延時間設
定部から与えられる疎遅延時間設定数Tsと前記
リード用アドレスカウンタから与えられるその時
点のリード用アドレス数ARとを加算した和の数
（Ts＋AR）をライト用アドレス数AWとして前記
RAMのライト用アドレス指定を行うライト用ア
ドレスカウンタと、前記分周パルスPbを制御信
号として前記リード用アドレス数ARと前記ライ
ト用アドレス数AWを前記分周パルスの各半サイ
クル毎に切換えて前記RAMに与える切換器と、
入力パルスPiが与えられてからその時点の前記分
周パルスPbの立下りまでの期間d2の間ゲート制御
信号G1を出すゲート制御信号発生器と、前記ゲ
ート制御信号G1が出されている期間に与えられ
る前記クロツクパルスPcの数D2をカウントしそ
の数D2を前記分周数Ｎから減算して前記入力パ
ルスPiが与えられたときの前記分周パルスのサイ
クルの始めから前記入力パルスPiの入力時点まで
の間の時間間隔d1に相当する前記クロツクパルス
Pcの数D1を算出しその数D1に前記遅延時間設定
部から与えられた前記密遅延時間設定数Tnを加
算してライト用メモリ数（Tn＋D1）を算出しこ
の数（Tn＋D1）が（Tn＋D1）＞Ｎの時のみ前記
ライト用アドレスカウンタに疎遅延時間設定数
Tsを増加させるオーバーフロー信号を出し一方
前記ライト用メモリ数（Tn＋D1）は前記ライト
用アドレスカウンタから指定されたライト用アド
レス数AW（＝Ts＋AR）の前記RAMの番地に書込
まれるように出力するライト用メモリカウンタ
と、前記ライト用メモリ数（Tn＋D1）の書込み
を行つた時点のリード用アドレス数ARよりリー
ド用アドレス数がTsだけ増加したリード用アド
レス数（Ts＋AR）の時点で前記RAMから読出さ
れたライト用メモリ数（Tn＋D1）が与えられる
とこのライト用メモリ数を前記クロツクパルスPc
で減算してその数が零になつた時点で遅延出力パ
ルスPdを出すダウンカウンタとを備えているこ
とを特徴とするものである。
のクロツクパルスPcを出力するクロツクパルス発
生器と、前記クロツクパルスPcを１／Ｎ（Ｎは分
周数であり、２以上の整数）に分周した分周パル
スPbを出力する分周器と、遅延時間Ｔをデジタ
ルの疎遅延時間設定数Tsと密遅延時間設定数Tn
とに２分して出力する遅延時間設定部と、前記分
周パルスPbの各サイクル毎に指定されたライト
用アドレスAWの番地に対する書込みと指定され
たリード用アドレス数ARの番地からの読出しと
を行うランダムアクセスメモリ（以下、RAMと
称する。）と前記RAMの最大アドレス数を最大
カウント数として前記分周パルスPbをカウント
しそのカウント数をリード用アドレス数ARとし
て前記RAMのリード用のアドレス指定を行うリ
ード用アドレスカウンタと、前記RAMの最大ア
ドレス数を最大カウント数として前記遅延時間設
定部から与えられる疎遅延時間設定数Tsと前記
リード用アドレスカウンタから与えられるその時
点のリード用アドレス数ARとを加算した和の数
（Ts＋AR）をライト用アドレス数AWとして前記
RAMのライト用アドレス指定を行うライト用ア
ドレスカウンタと、前記分周パルスPbを制御信
号として前記リード用アドレス数ARと前記ライ
ト用アドレス数AWを前記分周パルスの各半サイ
クル毎に切換えて前記RAMに与える切換器と、
入力パルスPiが与えられてからその時点の前記分
周パルスPbの立下りまでの期間d2の間ゲート制御
信号G1を出すゲート制御信号発生器と、前記ゲ
ート制御信号G1が出されている期間に与えられ
る前記クロツクパルスPcの数D2をカウントしそ
の数D2を前記分周数Ｎから減算して前記入力パ
ルスPiが与えられたときの前記分周パルスのサイ
クルの始めから前記入力パルスPiの入力時点まで
の間の時間間隔d1に相当する前記クロツクパルス
Pcの数D1を算出しその数D1に前記遅延時間設定
部から与えられた前記密遅延時間設定数Tnを加
算してライト用メモリ数（Tn＋D1）を算出しこ
の数（Tn＋D1）が（Tn＋D1）＞Ｎの時のみ前記
ライト用アドレスカウンタに疎遅延時間設定数
Tsを増加させるオーバーフロー信号を出し一方
前記ライト用メモリ数（Tn＋D1）は前記ライト
用アドレスカウンタから指定されたライト用アド
レス数AW（＝Ts＋AR）の前記RAMの番地に書込
まれるように出力するライト用メモリカウンタ
と、前記ライト用メモリ数（Tn＋D1）の書込み
を行つた時点のリード用アドレス数ARよりリー
ド用アドレス数がTsだけ増加したリード用アド
レス数（Ts＋AR）の時点で前記RAMから読出さ
れたライト用メモリ数（Tn＋D1）が与えられる
とこのライト用メモリ数を前記クロツクパルスPc
で減算してその数が零になつた時点で遅延出力パ
ルスPdを出すダウンカウンタとを備えているこ
とを特徴とするものである。
本発明に係る他の１つのパルス遅延装置は、高
周波のクロツクパルスPcを出力するクロツクパル
ス発生器と、前記クロツクパルスPcを１／Ｎ（Ｎ
は分周数であり、２以上の整数）に分周した分周
パルスPbを出力する分周器と、遅延時間Ｔをデ
ジタルの疎遅延時間設定数Tsと密遅延時間設定
数Tnとに２分して出力する遅延時間設定部と、
前記分周パルスPbの各サイクル毎に指定された
ライト用アドレス数AWの番地に対する書込みと
指定されたリード用アドレス数ARの番地からの
読出しとを行うランダムアクセスメモリ（以下、
RAMと称する。）と、前記RAMの最大アドレス
数を最大カウント数として前記分周パルスPbを
カウントしそのカウント数をリード用アドレス数
ARとして前記RAMのリード用のアドレス指定を
行うリード用アドレスカウンタと、前記RAMの
最大アドレス数を最大カウント数として前記遅延
時間設定部から与えられる疎遅延時間設定数Ts
と前記リード用アドレスカウンタから与えられる
その時点のリード用アドレス数ARとを加算した
和の数（Ts＋AR）をライト用アドレス数AWとし
て前記RAMのライト用アドレス指定を行うライ
ト用アドレスカウンタと、前記分周パルスPbを
制御信号として前記リード用アドレス数ARと前
記ライト用アドレス数AWを前記分周パルスの各
半サイクル毎に切換えて前記RAMに与える切換
器と、入力パルスPiが与えられてからその時点の
前記分周パルスPbの立下りまでの期間d2の間ゲー
ト制御信号G1を出すゲート制御信号発生器と、
前記ゲート制御信号G1が出されている期間に与
えられる前記クロツクパルスPcの数D2をカウン
トしその数D2を前記密遅延時間設定数Tnから減
算した数（Tn−D2）を得てTn≧D2のときはアン
ダーフローなしを意味するアンダーフロー信号を
出力しTn＜D2のときはアンダーフローありを意
味するアンダーフロー信号を出力すると共に前記
アンダーフローありのときは（Tn−D2＋Ｎ）を
ライトメモリ数として出力し前記アンダーフロー
なしのときは（Tn−D2）をライトメモリ数とし
て出力してこれらアンダーフロー信号とライト用
メモリ数とが前記ライト用アドレスカウンタから
指定されたライト用アドレス数AW（＝Ts＋AR）
の前記RANの番地に書込まれるように出力する
ライト用メモリカウンタと、前記ライト用メモリ
数の書込みを行つた時点のリード用アドレス数
ARよりリード用アドレス数がTsだけ増加したリ
ード用アドレス数（Ts＋AR）の時点で前記RAM
から読出されたライト用メモリ数とアンダーフロ
ー信号とが与えられるとそのときのアンダーフロ
ー信号がアンダーフローなしを意味するときには
読出されたライト用メモリ数（Tn−D2）に分周
数Ｎを加えた数（Tn−D2＋Ｎ）を前記クロツク
パルスPcで減算してその数が零になつた時点で遅
延出力パルスPdを出しまたそのときのアンダー
フロー信号がアンダーフローありを意味するとき
には読出されたライト用メモリ数（Tn−D2＋Ｎ）
を前記クロツクパルスPcで減算してその数が零に
なつた時点で遅延出力パルスを出すダウンカウン
タとを備えていることを特徴とするものである。
周波のクロツクパルスPcを出力するクロツクパル
ス発生器と、前記クロツクパルスPcを１／Ｎ（Ｎ
は分周数であり、２以上の整数）に分周した分周
パルスPbを出力する分周器と、遅延時間Ｔをデ
ジタルの疎遅延時間設定数Tsと密遅延時間設定
数Tnとに２分して出力する遅延時間設定部と、
前記分周パルスPbの各サイクル毎に指定された
ライト用アドレス数AWの番地に対する書込みと
指定されたリード用アドレス数ARの番地からの
読出しとを行うランダムアクセスメモリ（以下、
RAMと称する。）と、前記RAMの最大アドレス
数を最大カウント数として前記分周パルスPbを
カウントしそのカウント数をリード用アドレス数
ARとして前記RAMのリード用のアドレス指定を
行うリード用アドレスカウンタと、前記RAMの
最大アドレス数を最大カウント数として前記遅延
時間設定部から与えられる疎遅延時間設定数Ts
と前記リード用アドレスカウンタから与えられる
その時点のリード用アドレス数ARとを加算した
和の数（Ts＋AR）をライト用アドレス数AWとし
て前記RAMのライト用アドレス指定を行うライ
ト用アドレスカウンタと、前記分周パルスPbを
制御信号として前記リード用アドレス数ARと前
記ライト用アドレス数AWを前記分周パルスの各
半サイクル毎に切換えて前記RAMに与える切換
器と、入力パルスPiが与えられてからその時点の
前記分周パルスPbの立下りまでの期間d2の間ゲー
ト制御信号G1を出すゲート制御信号発生器と、
前記ゲート制御信号G1が出されている期間に与
えられる前記クロツクパルスPcの数D2をカウン
トしその数D2を前記密遅延時間設定数Tnから減
算した数（Tn−D2）を得てTn≧D2のときはアン
ダーフローなしを意味するアンダーフロー信号を
出力しTn＜D2のときはアンダーフローありを意
味するアンダーフロー信号を出力すると共に前記
アンダーフローありのときは（Tn−D2＋Ｎ）を
ライトメモリ数として出力し前記アンダーフロー
なしのときは（Tn−D2）をライトメモリ数とし
て出力してこれらアンダーフロー信号とライト用
メモリ数とが前記ライト用アドレスカウンタから
指定されたライト用アドレス数AW（＝Ts＋AR）
の前記RANの番地に書込まれるように出力する
ライト用メモリカウンタと、前記ライト用メモリ
数の書込みを行つた時点のリード用アドレス数
ARよりリード用アドレス数がTsだけ増加したリ
ード用アドレス数（Ts＋AR）の時点で前記RAM
から読出されたライト用メモリ数とアンダーフロ
ー信号とが与えられるとそのときのアンダーフロ
ー信号がアンダーフローなしを意味するときには
読出されたライト用メモリ数（Tn−D2）に分周
数Ｎを加えた数（Tn−D2＋Ｎ）を前記クロツク
パルスPcで減算してその数が零になつた時点で遅
延出力パルスPdを出しまたそのときのアンダー
フロー信号がアンダーフローありを意味するとき
には読出されたライト用メモリ数（Tn−D2＋Ｎ）
を前記クロツクパルスPcで減算してその数が零に
なつた時点で遅延出力パルスを出すダウンカウン
タとを備えていることを特徴とするものである。
以下本発明に係るパルス遅延装置の具体例を図
面を参照して詳細に説明する。第２図及び第３図
は本発明の第１実施例を示したものである。図に
おいて、８は入力パルスPiが印加される入力端
子、９は高周波のクロツクパルスPcを発生させる
クロツクパルス発生器、１０はクロツクパルスPc
を１／Ｎ（Ｎは分周数であり、２以上の整数で、
本実施例ではＮ＝64にしている。）に分周した分
周パルスPiを出力する分周器、１１は遅延時間を
デジタル数として設定する遅延時間設定部であ
る。この遅延時間設定部１１は、遅延時間設定数
がデジタル数Ｔとして与えられると、これをデジ
タルの疎遅延時間設定数Tsとデジタルの密遅延
時間設定数Tnとに２分して出力するようになつ
ている。ここで、Ｔ＝Ts＋Tnである。１２は分
周パルスPbの各サイクル毎に指定されたライト
用アドレス数AWの番地に対する書込みと指定さ
れたリード用アドレス数ARの番地からの読出し
とを行うランダムアクセスメモリ−（以下、
RAMと称する。）、１３はRAM１２の最大アド
レス数を最大カウント数として分周パルスPbを
カウントしてそのカウント数ARでRAM１２のリ
ード用のアドレス指定を行うリード用アドレスカ
ウンタ、１４はRAM１２の最大アドレス数を最
大カウント数として遅延時間設定部１１から与え
られる疎遅延時間設定数Tsとリード用アドレス
カウンタ１３から与えられるその時点のカウント
数ARとを加算した和の数（Ts＋AR）をライト用
アドレス数AWとしてRAM１２のライト用アドレ
ス指定を行うライト用アドレスカウンタ、１５は
分周パルスPbを制御信号としてリード用アドレ
ス数ARとライト用アドレス数AWを分周パルスPb
の各半サイクル毎に切換えてRAM１２に与える
切換器である。本実施例では、１サイクルの分周
パルスPbの「０」の期間をライト期間とし、
「１」の期間をリード期間とし、ライト期間には
ライト用アドレスカウンタ１４の出力をRAM１
２に与えてライト用のアドレス指定を行い、リー
ド期間にはリード用アドレスカウンタ１３の出力
をRAM１２に与えてリード用のアドレス指定を
行うようになつている。１６は入力パルスPiと分
周パルスPbをもとにして第１、第２のゲート制
御信号G1，G2を発生するゲート制御信号発生器
である。このゲート制御信号発生器１６は、分周
パルスPbの或るサイクルに入力パルスPiが与えら
れてからそのサイクルの分周パルスPbの立下り
までの期間d2の間第１のゲート制御信号G1を出
し、且つこの第１のゲート制御信号G1の立下り
即ちその期間の分周パルスPbの立下りから次の
分周パルスPbの１サイクルの間第２のゲート制
御信号G2を出すようになつている。１７はライ
ト用メモリカウンタであつて、ゲート制御信号発
生部１６から第１のゲート制御信号G1が出され
ている期間にクロツクパルス発生器９から与えら
れるクロツクパルスPcの数D2を計数し、その数
D2を６４（分周数）から減算して、入力パルスPi
が与えられたときの分周パルスPbのサイクルAB
間におけるそのサイクルの始めＡから入力パルス
Piが入力された時点までの間の時間間隔d1に相当
するクロツクパルスPcの数D1を算出し、その数
D1に遅延時間設定部１１から与えられた密遅延
時間設定数Tnを加算してライト用メモリ数（Tn
＋D1）として出力する。また、ライト用メモリ
カウンタ１７はライト用メモリ数（Tn＋D1）が
分周数Ｎ即ち本実施例では６４を越えると、カウ
ント値が一旦零になり再び１からカウントを始め
るようになつている。ライト用メモリカウンタ１
７はライト用メモリ数（Tn＋D1）が分周数Ｎを
越えたときオーバーフロー信号をライト用アドレ
スカウンタ１４に出し、これによりライト用アド
レスカウンタ１４のライト用アドレス数は１だけ
数が増加し、遅延時間の遺失が出ないようにして
いる。なお、D1，D2はいずれも入力パルスPiの
到達時点に関与した数であり、入力パルスPiの到
達時点の変化によりD1＋D2＝Ｎ（＝64）の関係を
保持した状態で、一方が減少すると他方が増加す
る関係で変化する数である。１８はゲート制御信
号発生器１６から第２のゲート制御信号G2が出
力されている期間にライト用メモリ数（Tn＋D1）
を通過させるゲート回路である。ゲート回路１８
を通過したライト用メモリ数（Tn＋D1）は、そ
の時点の分周パルスPbのライト期間にRAM１２
の所定のアドレスの箇所、即ちライト用アドレス
カウンタ１４から指定されたライト用アドレス数
AW（＝Ts＋AR）の箇所に書込まれるようになつ
ている。また、RAM１２は、各時点毎にリード
用アドレスカウンタ１３から指定されるリード用
アドレス数ARの箇所のRAM１２の読出しを行う
ようになつている。１９はダウンカウンタであつ
て、RAM１２から読出されたライト用メモリ数
（Tn＋D1）をクロツクパルスPcで減算し、それが
零になつた時点で出力端子２０に遅延出力パルス
信号Pdを出すようになつている。
面を参照して詳細に説明する。第２図及び第３図
は本発明の第１実施例を示したものである。図に
おいて、８は入力パルスPiが印加される入力端
子、９は高周波のクロツクパルスPcを発生させる
クロツクパルス発生器、１０はクロツクパルスPc
を１／Ｎ（Ｎは分周数であり、２以上の整数で、
本実施例ではＮ＝64にしている。）に分周した分
周パルスPiを出力する分周器、１１は遅延時間を
デジタル数として設定する遅延時間設定部であ
る。この遅延時間設定部１１は、遅延時間設定数
がデジタル数Ｔとして与えられると、これをデジ
タルの疎遅延時間設定数Tsとデジタルの密遅延
時間設定数Tnとに２分して出力するようになつ
ている。ここで、Ｔ＝Ts＋Tnである。１２は分
周パルスPbの各サイクル毎に指定されたライト
用アドレス数AWの番地に対する書込みと指定さ
れたリード用アドレス数ARの番地からの読出し
とを行うランダムアクセスメモリ−（以下、
RAMと称する。）、１３はRAM１２の最大アド
レス数を最大カウント数として分周パルスPbを
カウントしてそのカウント数ARでRAM１２のリ
ード用のアドレス指定を行うリード用アドレスカ
ウンタ、１４はRAM１２の最大アドレス数を最
大カウント数として遅延時間設定部１１から与え
られる疎遅延時間設定数Tsとリード用アドレス
カウンタ１３から与えられるその時点のカウント
数ARとを加算した和の数（Ts＋AR）をライト用
アドレス数AWとしてRAM１２のライト用アドレ
ス指定を行うライト用アドレスカウンタ、１５は
分周パルスPbを制御信号としてリード用アドレ
ス数ARとライト用アドレス数AWを分周パルスPb
の各半サイクル毎に切換えてRAM１２に与える
切換器である。本実施例では、１サイクルの分周
パルスPbの「０」の期間をライト期間とし、
「１」の期間をリード期間とし、ライト期間には
ライト用アドレスカウンタ１４の出力をRAM１
２に与えてライト用のアドレス指定を行い、リー
ド期間にはリード用アドレスカウンタ１３の出力
をRAM１２に与えてリード用のアドレス指定を
行うようになつている。１６は入力パルスPiと分
周パルスPbをもとにして第１、第２のゲート制
御信号G1，G2を発生するゲート制御信号発生器
である。このゲート制御信号発生器１６は、分周
パルスPbの或るサイクルに入力パルスPiが与えら
れてからそのサイクルの分周パルスPbの立下り
までの期間d2の間第１のゲート制御信号G1を出
し、且つこの第１のゲート制御信号G1の立下り
即ちその期間の分周パルスPbの立下りから次の
分周パルスPbの１サイクルの間第２のゲート制
御信号G2を出すようになつている。１７はライ
ト用メモリカウンタであつて、ゲート制御信号発
生部１６から第１のゲート制御信号G1が出され
ている期間にクロツクパルス発生器９から与えら
れるクロツクパルスPcの数D2を計数し、その数
D2を６４（分周数）から減算して、入力パルスPi
が与えられたときの分周パルスPbのサイクルAB
間におけるそのサイクルの始めＡから入力パルス
Piが入力された時点までの間の時間間隔d1に相当
するクロツクパルスPcの数D1を算出し、その数
D1に遅延時間設定部１１から与えられた密遅延
時間設定数Tnを加算してライト用メモリ数（Tn
＋D1）として出力する。また、ライト用メモリ
カウンタ１７はライト用メモリ数（Tn＋D1）が
分周数Ｎ即ち本実施例では６４を越えると、カウ
ント値が一旦零になり再び１からカウントを始め
るようになつている。ライト用メモリカウンタ１
７はライト用メモリ数（Tn＋D1）が分周数Ｎを
越えたときオーバーフロー信号をライト用アドレ
スカウンタ１４に出し、これによりライト用アド
レスカウンタ１４のライト用アドレス数は１だけ
数が増加し、遅延時間の遺失が出ないようにして
いる。なお、D1，D2はいずれも入力パルスPiの
到達時点に関与した数であり、入力パルスPiの到
達時点の変化によりD1＋D2＝Ｎ（＝64）の関係を
保持した状態で、一方が減少すると他方が増加す
る関係で変化する数である。１８はゲート制御信
号発生器１６から第２のゲート制御信号G2が出
力されている期間にライト用メモリ数（Tn＋D1）
を通過させるゲート回路である。ゲート回路１８
を通過したライト用メモリ数（Tn＋D1）は、そ
の時点の分周パルスPbのライト期間にRAM１２
の所定のアドレスの箇所、即ちライト用アドレス
カウンタ１４から指定されたライト用アドレス数
AW（＝Ts＋AR）の箇所に書込まれるようになつ
ている。また、RAM１２は、各時点毎にリード
用アドレスカウンタ１３から指定されるリード用
アドレス数ARの箇所のRAM１２の読出しを行う
ようになつている。１９はダウンカウンタであつ
て、RAM１２から読出されたライト用メモリ数
（Tn＋D1）をクロツクパルスPcで減算し、それが
零になつた時点で出力端子２０に遅延出力パルス
信号Pdを出すようになつている。
次に、このようなパルス遅延装置によるパルス
遅延方法について第２図乃至第４図を参照して詳
細に説明する。クロツクパルス発生器９は第３図
イに示すように高い周波数のクロツクパルスPcを
出し、このクロツクパルスPcは分周器１０で１／
Ｎ即ち本実施例では1/64に分周されて第３図ロに
示す分周パルスPbとして出力される。
遅延方法について第２図乃至第４図を参照して詳
細に説明する。クロツクパルス発生器９は第３図
イに示すように高い周波数のクロツクパルスPcを
出し、このクロツクパルスPcは分周器１０で１／
Ｎ即ち本実施例では1/64に分周されて第３図ロに
示す分周パルスPbとして出力される。
遅延時間設定部１１には所要の遅延時間をデジ
タル数Ｔとして設定する。遅延時間設定部１１
は、遅延時間設定数Ｔがデジタル数として与えら
れると、これをデジタルの疎遅延時間設定数Ts
とデジタルの密遅延時間設定数Tnとに２分する。
この場合、疎遅延時間設定数TsはRAM１２の最
大アドレス数以下の数にする。一方、リード用ア
ドレスカウンタ１３は、分周パルスPbをカウン
トしてこれをリード用アドレス数ARとして切換
器１５を介してRAM１２に与え、逐次リード用
のアドレス指定を行う。リード用アドレスカウン
タ１３は、RAM１２の最大アドレス数に達する
と、そのカウント数が０になり再び１からカウン
トを開始する。ライト用アドレスカウンタ１４
は、遅延時間設定部１１から与えられる疎遅延時
間設定数Tsとリード用アドレスカウンタ１３か
ら与えられるリード用アドレス数ARとを加算し
てその和の数（Ts＋AR）をライト用アドレス数
AWとして切換器１５を介してRAM１２に与え
る。切換器１５は、分周パルスPbの各サイクル
の「０」の期間にライト用アドレス数AWを通過
させ、「１」の期間にリード用アドレス数ARを通
過させる。従つて、RAM１２は分周パルスPbの
各サイクル毎に、第４図に示すようリード用アド
レス数ARに相当する番地に記憶されている。ラ
イト用メモリ数の読出しを行い、且つその数AR
よりTsだけ多いライト用アドレス数AWの番地即
ち（AR＋Ts）＝AWの番地にその時点のライト用
メモリ数の書込みを行う。このライト用アドレス
数AWの番地に書込まれたライト用メモリ数が読
出されるのは、現時点の読出しがAR番地である
から、それより分周パルスPbがリード用アドレ
スカウンタ１３にTs個入つた時点である。従つ
て、ライト用メモリ数が書込まれてからTsだけ
遅延されてその読出しが行われることになる。
タル数Ｔとして設定する。遅延時間設定部１１
は、遅延時間設定数Ｔがデジタル数として与えら
れると、これをデジタルの疎遅延時間設定数Ts
とデジタルの密遅延時間設定数Tnとに２分する。
この場合、疎遅延時間設定数TsはRAM１２の最
大アドレス数以下の数にする。一方、リード用ア
ドレスカウンタ１３は、分周パルスPbをカウン
トしてこれをリード用アドレス数ARとして切換
器１５を介してRAM１２に与え、逐次リード用
のアドレス指定を行う。リード用アドレスカウン
タ１３は、RAM１２の最大アドレス数に達する
と、そのカウント数が０になり再び１からカウン
トを開始する。ライト用アドレスカウンタ１４
は、遅延時間設定部１１から与えられる疎遅延時
間設定数Tsとリード用アドレスカウンタ１３か
ら与えられるリード用アドレス数ARとを加算し
てその和の数（Ts＋AR）をライト用アドレス数
AWとして切換器１５を介してRAM１２に与え
る。切換器１５は、分周パルスPbの各サイクル
の「０」の期間にライト用アドレス数AWを通過
させ、「１」の期間にリード用アドレス数ARを通
過させる。従つて、RAM１２は分周パルスPbの
各サイクル毎に、第４図に示すようリード用アド
レス数ARに相当する番地に記憶されている。ラ
イト用メモリ数の読出しを行い、且つその数AR
よりTsだけ多いライト用アドレス数AWの番地即
ち（AR＋Ts）＝AWの番地にその時点のライト用
メモリ数の書込みを行う。このライト用アドレス
数AWの番地に書込まれたライト用メモリ数が読
出されるのは、現時点の読出しがAR番地である
から、それより分周パルスPbがリード用アドレ
スカウンタ１３にTs個入つた時点である。従つ
て、ライト用メモリ数が書込まれてからTsだけ
遅延されてその読出しが行われることになる。
さて、或る時点で入力端子８に第３図ハに示す
ように入力パルスPiが印加されたとする。この入
力パルスPiはゲート制御信号発生器１６に印加さ
れる。ゲート制御信号発生器１６は入力パルスPi
が印加されると、この入力パルスPiの立上りか
ら、この入力パルスPiが属する分周パルスPbの１
サイクルの立下りまでの期間、第３図ニに示すよ
うに第１のゲート制御信号G1を発生し、且つこ
の第１のゲート制御信号G1の立下りから次の分
周パルスPbの立下りまでの期間、第３図ホに示
すように第２のゲート制御信号G2を発生する。
ように入力パルスPiが印加されたとする。この入
力パルスPiはゲート制御信号発生器１６に印加さ
れる。ゲート制御信号発生器１６は入力パルスPi
が印加されると、この入力パルスPiの立上りか
ら、この入力パルスPiが属する分周パルスPbの１
サイクルの立下りまでの期間、第３図ニに示すよ
うに第１のゲート制御信号G1を発生し、且つこ
の第１のゲート制御信号G1の立下りから次の分
周パルスPbの立下りまでの期間、第３図ホに示
すように第２のゲート制御信号G2を発生する。
第１のゲート制御信号G1はライト用メモリカ
ウンタ１７に与えられる。第１のゲート制御信号
G1を受けたライト用メモリカウンタ１７は、こ
の第１のゲート制御信号G1が印加されている期
間に入力されるクロツクパルスPcの数D2をカウ
ントし、その数D2を64（分周パルスの１サイクル
内のクロツクパルスの数）から減算して、入力パ
ルスPiが与えられたときの分周パルスPbのサイク
ルAB間におけるそのサイクルの始めＡから入力
パルスPiが入力された時点までのd1間のクロツク
パルスPcの数D1を算出し、その数D1に遅延時間
設定部１１から与えられた密遅延時間設定数Tn
を加算してライト用メモリ数（Tn＋D1）として
出力する。このような計算は、第１のゲート制御
信号G1が消減した後の分周パルスPbの次のサイ
クルのライト期間を利用して行われる。このと
き、ライト用メモリ数（Tn＋D1）が分周数Ｎ（＝
64）を越えると、ライト用メモリカウンタ１７か
らオーバーフロー信号が出て、これがライト用ア
ドレスカウンタ１４に疎遅延時間設定数Tsを１
だけ増加するように加えられ、ライト用アドレス
数AWが１だけ増加し、遅延時間Tnの部分的遺失
が出ないようにする。ライト用メモリ数（Tn＋
D1）はゲート回路１８を介してRAM１２に与え
られる。このとき、ゲート回路１８には第３図ホ
に示すように第２のゲート制御信号G2が与えら
れていてゲートが開いているので、ライト用メモ
リ数（Tn＋D1）の通過は支障なく行われる。第
２のゲート制御信号G2が印加されていない期間
の雑音信号の通過は阻止される。
ウンタ１７に与えられる。第１のゲート制御信号
G1を受けたライト用メモリカウンタ１７は、こ
の第１のゲート制御信号G1が印加されている期
間に入力されるクロツクパルスPcの数D2をカウ
ントし、その数D2を64（分周パルスの１サイクル
内のクロツクパルスの数）から減算して、入力パ
ルスPiが与えられたときの分周パルスPbのサイク
ルAB間におけるそのサイクルの始めＡから入力
パルスPiが入力された時点までのd1間のクロツク
パルスPcの数D1を算出し、その数D1に遅延時間
設定部１１から与えられた密遅延時間設定数Tn
を加算してライト用メモリ数（Tn＋D1）として
出力する。このような計算は、第１のゲート制御
信号G1が消減した後の分周パルスPbの次のサイ
クルのライト期間を利用して行われる。このと
き、ライト用メモリ数（Tn＋D1）が分周数Ｎ（＝
64）を越えると、ライト用メモリカウンタ１７か
らオーバーフロー信号が出て、これがライト用ア
ドレスカウンタ１４に疎遅延時間設定数Tsを１
だけ増加するように加えられ、ライト用アドレス
数AWが１だけ増加し、遅延時間Tnの部分的遺失
が出ないようにする。ライト用メモリ数（Tn＋
D1）はゲート回路１８を介してRAM１２に与え
られる。このとき、ゲート回路１８には第３図ホ
に示すように第２のゲート制御信号G2が与えら
れていてゲートが開いているので、ライト用メモ
リ数（Tn＋D1）の通過は支障なく行われる。第
２のゲート制御信号G2が印加されていない期間
の雑音信号の通過は阻止される。
分周パルスPbのBC間のサイクルのときのリー
ド用アドレス数ARと疎遅延時間設定数Tsとの和
（AR＋Ts）＝AWのライト用アドレス数AWに対応
したRAM１２の番地にライト用メモリ数（Tn＋
D1）が書込まれる。この書込みを行つた時点で
は、RAM１２の読出しは、第４図に示すように
AR番地の読出しが行われているので、現在書込
んだライト用メモリ数（Tn＋D1）が読出される
のは、Ts個だけ分周パルスPbがリード用アドレ
スカウンタ１３入力されてそのカウント数が
（AR＋Ts）になつた時点である。即ち、ライト用
メモリ数（Tn＋D1）は第３図ホに示すように、
書込まれたサイクルからTsだけ遅延されてサイ
クルのときに読出されることになる。読出された
ライト用メモリ数（Tn＋D1）はダウンカウンタ
１９に与えられ、この数（Tn＋D1）をクロツク
パルスPcで減算し、この数（Tn＋D1）が零にな
つた時点で遅延パルスPdが出力端子２０にに出
力される。即ち、第４図ホに示すようにTsなる
疎の遅延が終了してライト用メモリ数（Tn＋D1）
の読出しが行われてから、第４図ヘに示すように
更に（Tn＋D1）だけ遅延した時間後に遅延パル
スPdが出力される。
ド用アドレス数ARと疎遅延時間設定数Tsとの和
（AR＋Ts）＝AWのライト用アドレス数AWに対応
したRAM１２の番地にライト用メモリ数（Tn＋
D1）が書込まれる。この書込みを行つた時点で
は、RAM１２の読出しは、第４図に示すように
AR番地の読出しが行われているので、現在書込
んだライト用メモリ数（Tn＋D1）が読出される
のは、Ts個だけ分周パルスPbがリード用アドレ
スカウンタ１３入力されてそのカウント数が
（AR＋Ts）になつた時点である。即ち、ライト用
メモリ数（Tn＋D1）は第３図ホに示すように、
書込まれたサイクルからTsだけ遅延されてサイ
クルのときに読出されることになる。読出された
ライト用メモリ数（Tn＋D1）はダウンカウンタ
１９に与えられ、この数（Tn＋D1）をクロツク
パルスPcで減算し、この数（Tn＋D1）が零にな
つた時点で遅延パルスPdが出力端子２０にに出
力される。即ち、第４図ホに示すようにTsなる
疎の遅延が終了してライト用メモリ数（Tn＋D1）
の読出しが行われてから、第４図ヘに示すように
更に（Tn＋D1）だけ遅延した時間後に遅延パル
スPdが出力される。
この遅延パルスPdが出力されるのは、第３図
から明らかなように入力パルスPiが与えられてか
ら D2＋64＋Ts＋Tn＋D1 ＝（D1＋D2）＋64＋（Ts＋Tn） ＝128＋Ｔ だけ遅延された時間後である。この定数１２８
は、通常の遅延装置でもやむをえない固定デレー
である。この固定デレーの時間はクロツクパルス
Pcの周波数を上げることにより短かくすることが
できる。
から明らかなように入力パルスPiが与えられてか
ら D2＋64＋Ts＋Tn＋D1 ＝（D1＋D2）＋64＋（Ts＋Tn） ＝128＋Ｔ だけ遅延された時間後である。この定数１２８
は、通常の遅延装置でもやむをえない固定デレー
である。この固定デレーの時間はクロツクパルス
Pcの周波数を上げることにより短かくすることが
できる。
第５図は本発明の第２実施例を示したものであ
る。本実施例のパルス遅延装置は、ライト用メモ
リカウンタ１７、ゲート回路１８、RAM１２、
ダウンカウンタ１９のところに特徴があり、その
他の点は第１実施例と同様の構成になつている。
ライト用メモリカウンタ１７は、ゲート制御信号
発生器１６から第１のゲート制御信号G1が出さ
れている期間に与えられるクロツクパルスPcの数
D2を計数し、その数D2を遅延時間設定部１１か
ら与えられた密遅延時間設定数Tnから減算して
ライト用メモリ数（Tn−D2）を出力するように
なつている。このライト用メモリカウンタ１９は
Tn≧D2のときはアンダーフローなしを意味する
アンダーフロー信号「１」を出力し、Tn＜D2の
ときはアンダーフローありを意味するアンダーフ
ロー信号「０」を出力するようになつている。ア
ンダーフローありのとき、ライト用メモリカウン
タ１９はライト用メモリ数（Tn−D2）がマイナ
スにならないようにこの数（Tn−D2）に分周数
64を加えてこれを新たなライト用メモリ数（Tn
−D2＋64）とする。アンダーフローなしのとき、
ライト用メモリカウンタ１９はライト用メモリ数
（Tn−D2）に分周数を加えない。ライト用メモリ
カウンタ１７から出力されるライト用メモリ数
（Tn−D2）又は（Tn−D2＋64）とアンダーフロ
ー信号とは、第２のゲート制御信号G2のありの
期間を利用してゲート回路１８を通過し、RAM
１２に与えられ、前述したように分周パルスPb
のBC間のサイクルのときのリード用アドレス数
ARと疎遅延時間設定数Tsとの和（AR＋Ts）＝AW
のライト用アドレス数AWに対応したRAM１２の
番地に共に書込まれる。この時点で書込まれたラ
イト用メモリ数（Tn−D2）又は（Tn−D2＋64）
とアンダーフロー信号とは、書込みを行つた時点
からTs個だけ分周パルスPbがリード用アドレス
カウンタ１３に入力されて、Tsだけ遅延が行わ
れ、そのカウント数が（AR＋Ts）になつた時点
で読出されることになる。読出されたライト用メ
モリ数（Ts−D2）又は（Tn−D2＋64）とアンダ
ーフロー信号とは、ダウンカウンタ１９に与えら
れる。読出されたアンダーフロー信号がアンダー
フローなしを意味するアンダーフロー信号「１」
のときは、ダウンカウンタ１９にてライト用メモ
リ数（Ts−D2）に分周数64が加えられ、ダウン
カウンタ１９の内容は、 Tn−D2＋64 となり、ここでD2＝64−D1であるので、これを
上式に代入すると、 Tn−D2＋64＝Tn−64＋D1＋64 ＝Tn＋D1 となり、（Tn−D2＋64）は（Tn＋D1）と等価で
あることがわかる。ダウンカウンタ１９では、こ
のライト用メモリ数（Tn＋D1）をクロツクパル
スPcで減算し、この数（Tn＋D1）が零になつた
時点で遅延パルスPdが出力端子２０に出力され
る。この遅延パルスPdが出力されるのは、前述
した場合と同様に入力パルスPiが与えられてから
（128＋Ｔ）だけ遅延された時間後である。
る。本実施例のパルス遅延装置は、ライト用メモ
リカウンタ１７、ゲート回路１８、RAM１２、
ダウンカウンタ１９のところに特徴があり、その
他の点は第１実施例と同様の構成になつている。
ライト用メモリカウンタ１７は、ゲート制御信号
発生器１６から第１のゲート制御信号G1が出さ
れている期間に与えられるクロツクパルスPcの数
D2を計数し、その数D2を遅延時間設定部１１か
ら与えられた密遅延時間設定数Tnから減算して
ライト用メモリ数（Tn−D2）を出力するように
なつている。このライト用メモリカウンタ１９は
Tn≧D2のときはアンダーフローなしを意味する
アンダーフロー信号「１」を出力し、Tn＜D2の
ときはアンダーフローありを意味するアンダーフ
ロー信号「０」を出力するようになつている。ア
ンダーフローありのとき、ライト用メモリカウン
タ１９はライト用メモリ数（Tn−D2）がマイナ
スにならないようにこの数（Tn−D2）に分周数
64を加えてこれを新たなライト用メモリ数（Tn
−D2＋64）とする。アンダーフローなしのとき、
ライト用メモリカウンタ１９はライト用メモリ数
（Tn−D2）に分周数を加えない。ライト用メモリ
カウンタ１７から出力されるライト用メモリ数
（Tn−D2）又は（Tn−D2＋64）とアンダーフロ
ー信号とは、第２のゲート制御信号G2のありの
期間を利用してゲート回路１８を通過し、RAM
１２に与えられ、前述したように分周パルスPb
のBC間のサイクルのときのリード用アドレス数
ARと疎遅延時間設定数Tsとの和（AR＋Ts）＝AW
のライト用アドレス数AWに対応したRAM１２の
番地に共に書込まれる。この時点で書込まれたラ
イト用メモリ数（Tn−D2）又は（Tn−D2＋64）
とアンダーフロー信号とは、書込みを行つた時点
からTs個だけ分周パルスPbがリード用アドレス
カウンタ１３に入力されて、Tsだけ遅延が行わ
れ、そのカウント数が（AR＋Ts）になつた時点
で読出されることになる。読出されたライト用メ
モリ数（Ts−D2）又は（Tn−D2＋64）とアンダ
ーフロー信号とは、ダウンカウンタ１９に与えら
れる。読出されたアンダーフロー信号がアンダー
フローなしを意味するアンダーフロー信号「１」
のときは、ダウンカウンタ１９にてライト用メモ
リ数（Ts−D2）に分周数64が加えられ、ダウン
カウンタ１９の内容は、 Tn−D2＋64 となり、ここでD2＝64−D1であるので、これを
上式に代入すると、 Tn−D2＋64＝Tn−64＋D1＋64 ＝Tn＋D1 となり、（Tn−D2＋64）は（Tn＋D1）と等価で
あることがわかる。ダウンカウンタ１９では、こ
のライト用メモリ数（Tn＋D1）をクロツクパル
スPcで減算し、この数（Tn＋D1）が零になつた
時点で遅延パルスPdが出力端子２０に出力され
る。この遅延パルスPdが出力されるのは、前述
した場合と同様に入力パルスPiが与えられてから
（128＋Ｔ）だけ遅延された時間後である。
読出されたアンダーフロー信号がアンダーフロ
ーありを意味するアンダーフロー信号「０」のと
きは、ダウンカウンタ１９ではライト用メモリ数
（Tn−D2＋64）に分周数は加えられない。このラ
イト用メモリ数（Tn−D2＋64）は前述したよう
に（Tn＋D1）と等価である。ダウンカウンタ１
９では、このライト用メモリ数（Tn＋D1）をク
ロツクパルスPcで減算し、この数（Tn＋D1）が
零になつた時点で遅延パルスPdが出力端子２０
に出力される。
ーありを意味するアンダーフロー信号「０」のと
きは、ダウンカウンタ１９ではライト用メモリ数
（Tn−D2＋64）に分周数は加えられない。このラ
イト用メモリ数（Tn−D2＋64）は前述したよう
に（Tn＋D1）と等価である。ダウンカウンタ１
９では、このライト用メモリ数（Tn＋D1）をク
ロツクパルスPcで減算し、この数（Tn＋D1）が
零になつた時点で遅延パルスPdが出力端子２０
に出力される。
以上説明したように本発明に係るパルス遅延方
法及び装置によれば、従来困難であつた入力パル
スの繰返し時間より長い遅延時間をとることがで
きる。また、本発明のパルス遅延装置において
は、RAMを用い、のRAMのアドレス側を疎の
遅延時間用に用い、メモリ側を密の遅延時間用に
用いているので、使用するライト用メモリカウン
タやRAMのビツト数を多くせずに長い遅延時間
を設定できる利点がある。更に、本発明では、入
力パルスPiの入力時点を定める上でやむを得ず加
わるカウント数D2が、入力パルスPiの入力時点に
よつて変る変数であることに鑑み、これにD1（＝
分周数−D2）を加えてD2＋D1＝64即ち定数にし
て固定デレーとして扱えるようにしたので、遅延
時間内に装置側より不定の変数が入らなくなり、
通常の遅延装置と同様に使用することができる。
次に、本発明の第３の発明では、ライト用メモリ
カウンタの計数時にアンダーフローがあつた場合
の処理をライト用メモリカウンタ内で行うので、
第２の発明でオーバーフロー信号をライト用アド
レスカウンタに与える際のタイミング上の問題を
解決することができる。
法及び装置によれば、従来困難であつた入力パル
スの繰返し時間より長い遅延時間をとることがで
きる。また、本発明のパルス遅延装置において
は、RAMを用い、のRAMのアドレス側を疎の
遅延時間用に用い、メモリ側を密の遅延時間用に
用いているので、使用するライト用メモリカウン
タやRAMのビツト数を多くせずに長い遅延時間
を設定できる利点がある。更に、本発明では、入
力パルスPiの入力時点を定める上でやむを得ず加
わるカウント数D2が、入力パルスPiの入力時点に
よつて変る変数であることに鑑み、これにD1（＝
分周数−D2）を加えてD2＋D1＝64即ち定数にし
て固定デレーとして扱えるようにしたので、遅延
時間内に装置側より不定の変数が入らなくなり、
通常の遅延装置と同様に使用することができる。
次に、本発明の第３の発明では、ライト用メモリ
カウンタの計数時にアンダーフローがあつた場合
の処理をライト用メモリカウンタ内で行うので、
第２の発明でオーバーフロー信号をライト用アド
レスカウンタに与える際のタイミング上の問題を
解決することができる。
第１図は従来のパルス遅延装置のブロツク図、
第２図は本発明に係るパルス遅延装置の第１実施
例のブロツク図、第３図イ〜ヘは第２図の動作を
説明するための波形図、第４図は本発明による疎
の遅延時間を示すアドレス数の関係を示す説明
図、第５図は本発明に係るパルス遅延装置の第２
実施例のブロツク図である。 ８……入力端子、９……クロツクパルス発生
器、１０……分周器、１１……遅延時間設定部、
１２……ランダムアクセスメモリ−（RAM）、１
３……リード用アドレスカウンタ、１４……ライ
ト用アドレスカウンタ、１５……切換器、１６…
…ゲート制御信号発生器、１７……ライト用メモ
リカウンタ、１８……ゲート回路、１９……ダウ
ンカウンタ、２０……出力端子。
第２図は本発明に係るパルス遅延装置の第１実施
例のブロツク図、第３図イ〜ヘは第２図の動作を
説明するための波形図、第４図は本発明による疎
の遅延時間を示すアドレス数の関係を示す説明
図、第５図は本発明に係るパルス遅延装置の第２
実施例のブロツク図である。 ８……入力端子、９……クロツクパルス発生
器、１０……分周器、１１……遅延時間設定部、
１２……ランダムアクセスメモリ−（RAM）、１
３……リード用アドレスカウンタ、１４……ライ
ト用アドレスカウンタ、１５……切換器、１６…
…ゲート制御信号発生器、１７……ライト用メモ
リカウンタ、１８……ゲート回路、１９……ダウ
ンカウンタ、２０……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 遅延時間設定数Ｔを疎遅延時間設定数Tsと
密遅延時間設定数Tnとに分け、前記疎遅延時間
設定数Tsをもとにして記憶装置のライト用アド
レス数AWを指定し、入力パルスPiの到達時点に
関与した数と前記密遅延時間設定数Tnとをもと
にして形成されたライト用メモリ数を前記ライト
用アドレス数AWで指定された前記記憶装置の番
地に書込み、前記記憶装置に書込まれた前記ライ
ト用メモリ数を前記疎遅延時間設定数Tsに相当
する時間後に読出し、この読出し時点より前記ラ
イト用メモリ数に相当する時間後に遅延出力パル
スを出すことを特徴とするパルス遅延方法。 ２ 高周波のクロツクパルスPcを出力するクロツ
クパルス発生器と、前記クロツクパルスPcを１／
Ｎ（Ｎは分周数であり、２以上の整数）に分周し
た分周パルスPbを出力する分周器と、遅延時間
Ｔをデジタルの疎遅延時間設定数Tsと密遅延時
間設定数Tnとに２分して出力する遅延時間設定
部と、前記分周パルスPbの各サイクル毎に指定
されたライト用アドレス数AWの番地に対する書
込みと指定されたリード用アドレス数ARの番地
からの読出しとを行うランダムアクセスメモリ
（以下、RAMと称する。）と、前記RAMの最大
アドレス数を最大カウント数として前記分周パル
スPbをカウントしそのカウント数をリード用ア
ドレス数ARとして前記RAMのリード用のアドレ
ス指定を行うリード用アドレスカウンタと、前記
RAMの最大アドレス数を最大カウント数として
前記遅延時間設定部から与えられる疎遅延時間設
定数Tsと前記リード用アドレスカウンタから与
えられるその時点のリード用アドレス数ARとを
加算した和の数（Ts＋AR）をライト用アドレス
数AWとして前記RAMのライト用アドレス指定を
行うライト用アドレスカウンタと、前記分周パル
スPbを制御信号として前記リード用アドレス数
ARと前記ライト用アドレス数AWを前記分周パル
スの各半サイクル毎に切換えて前記RAMに与え
る切換器と、入力パルスPiが与えられてからその
時点の前記分周パルスPbの立下りまでの期間d2の
間ゲート制御信号G1を出すゲート制御信号発生
器と、前記ゲート制御信号G1が出されている期
間に与えられる前記クロツクパルスPcの数D2を
カウントしその数D2を前記分周数Ｎから減算し
て前記入力パルスPiが与えられたときの前記分周
パルスのサイクルの始めから前記入力パルスPiの
入力時点までの間の時間間隔d1に相当する前記ク
ロツクパルスPcの数D1を算出しその数D1に前記
遅延時間設定部から与えられた前記密遅延時間設
定数Tnを加算してライト用メモリ数（Tn＋D1）
を算出しこの数（Tn＋D1）が（Tn＋D1）＞Ｎの
時のみ前記ライト用アドレスカウンタに疎遅延時
間設定数Tsを増加させるオーバーフロー信号を
出し一方前記ライト用メモリ数（Tn＋D1）は前
記ライト用アドレスカウンタから指定されたライ
ト用アドレス数AW（＝Ts＋AR）の前記RAMの番
地に書込まれるように出力するライト用メモリカ
ウンタと、前記ライト用メモリ数（Tn＋D1）の
書込みを行つた時点のリード用アドレス数ARよ
りリード用アドレス数がTsだけ増加したリード
用アドレス数（Ts＋AR）の時点で前記RAMから
読出されたライト用メモリ数（Tn＋D1）が与え
られるとこのライト用メモリ数を前記クロツクパ
ルスPcで減算してその数が零になつた時点で遅延
出力パルスPdを出すダウンカウンタとを備えて
いることを特徴とするパルス遅延装置。 ３ 高周波のクロツクパルスPcを出力するクロツ
クパルス発生器と、前記クロツクパルスPcを１／
Ｎ（Ｎは分周数であり、２以上の整数）に分周し
た分周パルスPbを出力する分周器と、遅延時間
Ｔをデジタルの疎遅延時間設定数Tsと密遅延時
間設定数Tnとに２分して出力する遅延時間設定
部と、前記分周パルスPbの各サイクル毎に指定
されたライト用アドレス数AWの番地に対する書
込みと指定されたリード用アドレス数ARの番地
からの読出しとを行うランダムアクセスメモリ
（以下、RAMと称する。）と、前記RAMの最大
アドレス数を最大カウント数として前記分周パル
スPbをカウントしそのカウント数をリード用ア
ドレス数ARとして前記RAMのリード用のアドレ
ス指定を行うリード用アドレスカウンタと、前記
RAMの最大アドレス数を最大カウント数として
前記遅延時間設定部から与えられる疎遅延時間設
定数Tsと前記リード用アドレスカウンタから与
えられるその時点のリード用アドレス数ARとを
加算した和の数（Ts＋AR）をライト用アドレス
数AWとして前記RAMのライト用アドレス指定を
行うライト用アドレスカウンタと、前記分周パル
スPbを制御信号として前記リード用アドレス数
ARと前記ライト用アドレス数AWを前記分周パル
スの各半サイクル毎に切換えて前記RAMに与え
る切換器と、入力パルスPiが与えられてからその
時点の前記分周パルスPbの立下りまでの期間d2の
間ゲート制御信号G1を出すゲート制御信号発生
器と、前記ゲート制御信号G1が出されている期
間に与えられる前記クロツクパルスPcの数D2を
カウントしその数D2を前記密遅延時間設定数Tm
から減算した数（Tn−D2）を得てTn≧D2のとき
はアンダーフローなしを意味するアンダーフロー
信号を出力しTn＜D2のときはアンダーフローあ
りを意味するアンダーフロー信号を出力すると共
に前記アンダーフローありのときは（Tn−D2＋
Ｎ）をライトメモリ数として出力し前記アンダー
フローなしのときは（Tn−D2）をライトメモリ
数として出力してこれらアンダーフロー信号とラ
イト用メモリ数とが前記ライト用アドレスカウン
タから指定されたライト用アドレス数AW（＝Ts
＋AR）の前記RAMの番地に書込まれるように出
力するライト用メモリカウンタと、前記ライト用
メモリ数の書込みを行つた時点のリード用アドレ
ス数ARよりリード用アドレス数がTsだけ増加し
たリード用アドレス数（Ts＋AR）の時点で前記
RAMから読出されたライト用メモリ数とアンダ
ーフロー信号とが与えられるとそのときのアンダ
ーフロー信号がアンダーフローなしを意味すると
きには読出されたライト用メモリ数（Tn−D2）
に分周数Ｎを加えた数（Tn−D2＋Ｎ）を前記ク
ロツクパルスPcで減算してその数が零になつた時
点で遅延出力パルスPdを出しまたそのときのア
ンダーフロー信号がアンダーフローありを意味す
るときには読出されたライト用メモリ数（Tn−
D2＋Ｎ）を前記クロツクパルスPcで減算してそ
の数が零になつた時点で遅延出力パルスを出すダ
ウンカウンタとを備えていることを特徴とするパ
ルス遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123023A JPS5915323A (ja) | 1982-07-16 | 1982-07-16 | パルス遅延方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123023A JPS5915323A (ja) | 1982-07-16 | 1982-07-16 | パルス遅延方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5915323A JPS5915323A (ja) | 1984-01-26 |
| JPH0221694B2 true JPH0221694B2 (ja) | 1990-05-15 |
Family
ID=14850303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123023A Granted JPS5915323A (ja) | 1982-07-16 | 1982-07-16 | パルス遅延方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915323A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163437U (ja) * | 1985-03-30 | 1986-10-09 |
-
1982
- 1982-07-16 JP JP57123023A patent/JPS5915323A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5915323A (ja) | 1984-01-26 |
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