JPH02218153A - 抵抗とｍｉｓ型トランジスタ - Google Patents
抵抗とｍｉｓ型トランジスタInfo
- Publication number
- JPH02218153A JPH02218153A JP1038640A JP3864089A JPH02218153A JP H02218153 A JPH02218153 A JP H02218153A JP 1038640 A JP1038640 A JP 1038640A JP 3864089 A JP3864089 A JP 3864089A JP H02218153 A JPH02218153 A JP H02218153A
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- JP
- Japan
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- region
- impurity concentration
- resistor
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- concentration
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、産業上の利用分野
本発明は、民生機器等に用いられる高耐圧用の抵抗およ
び高耐圧用のＭＸＳ型トランジスタに関するものである
。
び高耐圧用のＭＸＳ型トランジスタに関するものである
。
従来の技術
従来における高耐圧用の抵抗を第３図に示した断面図よ
り、また高耐圧用ＭＯ３型トランジスタを第４図に示し
た断面図より説明する。
り、また高耐圧用ＭＯ３型トランジスタを第４図に示し
た断面図より説明する。
従来の高耐圧用抵抗は、Ｎ型シリコン基板１の上にＬＯ
ＧＯ３と呼ばれる方法で選択的に厚膜の分離酸化膜２が
形成され、その下に濃い不純物濃度のＮ型拡散層により
チャンネルストッパ領域３が形成され、シリコン基板１
の表面に形成された酸化シリコン膜４の上に配線層とな
る多結晶シリコン膜５が形成され、多結晶シリコン膜５
と分離酸化膜２とで囲まれたシリコン基板１の上に低濃
度でＰ型の不純物の拡散層により浅い抵抗領域６が形成
され、抵抗領域６の中に高濃度でＰ型の不純物の拡散層
により抵抗コンタクト領域７が形成され、さらに表面が
層間絶縁膜８で覆われ、抵抗コンタクト領域７の上にコ
ンタクトホールを通して電極９が形成された構造である
。
ＧＯ３と呼ばれる方法で選択的に厚膜の分離酸化膜２が
形成され、その下に濃い不純物濃度のＮ型拡散層により
チャンネルストッパ領域３が形成され、シリコン基板１
の表面に形成された酸化シリコン膜４の上に配線層とな
る多結晶シリコン膜５が形成され、多結晶シリコン膜５
と分離酸化膜２とで囲まれたシリコン基板１の上に低濃
度でＰ型の不純物の拡散層により浅い抵抗領域６が形成
され、抵抗領域６の中に高濃度でＰ型の不純物の拡散層
により抵抗コンタクト領域７が形成され、さらに表面が
層間絶縁膜８で覆われ、抵抗コンタクト領域７の上にコ
ンタクトホールを通して電極９が形成された構造である
。
一方、従来の高耐圧用ＭＯ８型トランジスタは、Ｎ型シ
リコン基板１の上にＬＯＣＯ８法で分離酸化膜２が形成
され、その下にＮ型の高濃度な不純物の拡散層によりチ
ャンネルストッパ領域３が形成され、シリコン基板１の
表面にゲート酸化膜１０と多結晶シリコン膜によるゲー
ト電極１１が積層して選択的に形成され、ボロンイオン
等の注入によりＰ型のソース領域１２とドレイン領域１
３が形成され、同種の不純物をイオン注入することによ
り、図中、点線で示すようにドレイン領域１３とゲート
電極１１の間に低不純物濃度の拡散層によりオフセット
領域１４が形成され、さらに表面が層間絶縁膜１５で覆
われ、ドレイン領域１３の上にドレイン電極１６がソー
ス領域１２の上にソース電極１７が形成された構造であ
る。
リコン基板１の上にＬＯＣＯ８法で分離酸化膜２が形成
され、その下にＮ型の高濃度な不純物の拡散層によりチ
ャンネルストッパ領域３が形成され、シリコン基板１の
表面にゲート酸化膜１０と多結晶シリコン膜によるゲー
ト電極１１が積層して選択的に形成され、ボロンイオン
等の注入によりＰ型のソース領域１２とドレイン領域１
３が形成され、同種の不純物をイオン注入することによ
り、図中、点線で示すようにドレイン領域１３とゲート
電極１１の間に低不純物濃度の拡散層によりオフセット
領域１４が形成され、さらに表面が層間絶縁膜１５で覆
われ、ドレイン領域１３の上にドレイン電極１６がソー
ス領域１２の上にソース電極１７が形成された構造であ
る。
以上の構造により、抵抗とＭＯ５型トランジスタのそれ
ぞれのシリコン基板１１に対するブレークダウン電圧（
以下耐圧と記す）は低不純物濃度のＰ型拡散層による抵
抗領域６とオフセット領域１４および高不純物濃度のＰ
型拡散層による抵抗コンタクト領域７とドレイン領域１
３の２重構造によって向上する。
ぞれのシリコン基板１１に対するブレークダウン電圧（
以下耐圧と記す）は低不純物濃度のＰ型拡散層による抵
抗領域６とオフセット領域１４および高不純物濃度のＰ
型拡散層による抵抗コンタクト領域７とドレイン領域１
３の２重構造によって向上する。
発明が解決しようとする課題
第５図に従来の構造における耐圧と低不純物濃度のＰ型
拡散層の不純物濃度の関係を示す。図から判るように耐
圧はピークを持ち、濃度依存性が非常に大きい。この理
由として、不純物濃度が低い時、耐圧は高不純物濃度の
Ｐ型拡散層と低不純物濃度のＰ型拡散層の交差した領域
で規定され、低不純物濃度の拡散層側の濃度が増加する
に従い、高不純物濃度の拡散層側の底部における電界集
中が緩和され、耐圧が増加する。
拡散層の不純物濃度の関係を示す。図から判るように耐
圧はピークを持ち、濃度依存性が非常に大きい。この理
由として、不純物濃度が低い時、耐圧は高不純物濃度の
Ｐ型拡散層と低不純物濃度のＰ型拡散層の交差した領域
で規定され、低不純物濃度の拡散層側の濃度が増加する
に従い、高不純物濃度の拡散層側の底部における電界集
中が緩和され、耐圧が増加する。
次に、低不純物濃度のＰ型拡散層の不純物濃度がさらに
増加すると、抵抗の耐圧は酸化シリコン１ｌｌＩ４を介
して多結晶シリコン膜５と抵抗領域６のエッチ部、ＭＯ
３型トランジスタの耐圧はゲート酸化膜１０を介して、
ゲート電極１１とオフセット領域のエッチ部における電
界集中によって規定される。したがって、抵抗領域６や
オフセット領域１４の低不純物濃度の拡散層における濃
度が増加するに従い、電界集中が強まり耐圧が減少する
。
増加すると、抵抗の耐圧は酸化シリコン１ｌｌＩ４を介
して多結晶シリコン膜５と抵抗領域６のエッチ部、ＭＯ
３型トランジスタの耐圧はゲート酸化膜１０を介して、
ゲート電極１１とオフセット領域のエッチ部における電
界集中によって規定される。したがって、抵抗領域６や
オフセット領域１４の低不純物濃度の拡散層における濃
度が増加するに従い、電界集中が強まり耐圧が減少する
。
このように、従来の構造を用いた抵抗とＭＯ５型トラン
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
本発明は、耐圧と不純物濃度の依存性を小さくし、耐圧
の高い抵抗と高耐圧ＭＯ５型トランジスタを提供するこ
とを目的とするものである。
の高い抵抗と高耐圧ＭＯ５型トランジスタを提供するこ
とを目的とするものである。
課題を解決するための手段
本発明の抵抗と高耐圧用ＭＯ８型トランジスタは、抵抗
においては抵抗領域、ＭＯ８型トランジスタにおいては
オフセット領域の低不純物濃度の拡散層内にあって、抵
抗においては抵抗コンタクト領域、ＭＯ８型トランジス
タにおいてはドレイン領域の高不純物濃度の拡散層を囲
むようにして、深さ３〜５μｍ程度で前記低不純物濃度
の拡散層よりさらに不純物濃度の低いウェル領域を設け
ることにより、前記低不純物濃度の拡散層と高不純物濃
度の拡散層の交差する領域を前記ウェル領域内に位置さ
せるものである。
においては抵抗領域、ＭＯ８型トランジスタにおいては
オフセット領域の低不純物濃度の拡散層内にあって、抵
抗においては抵抗コンタクト領域、ＭＯ８型トランジス
タにおいてはドレイン領域の高不純物濃度の拡散層を囲
むようにして、深さ３〜５μｍ程度で前記低不純物濃度
の拡散層よりさらに不純物濃度の低いウェル領域を設け
ることにより、前記低不純物濃度の拡散層と高不純物濃
度の拡散層の交差する領域を前記ウェル領域内に位置さ
せるものである。
なお、前記低不純物濃度の拡散層と前記高不純物濃度の
拡散層およびウェル領域は同一導電型で、基板に対して
は逆導電型である。
拡散層およびウェル領域は同一導電型で、基板に対して
は逆導電型である。
作用
抵抗および高耐圧ＭＯ８型トランジスタの基板に対する
耐圧は、浅い低不純物濃度の拡散層の不純物濃度に依存
し、浅い低不純物濃度の拡散層の不純物濃度が低い時に
は耐圧は拡散層の濃度勾配が急峻である領域に電界が集
中し易く、低不純物濃度の拡散層と高不純物濃度の拡散
層の交差する領域における電界集中で規定される。
耐圧は、浅い低不純物濃度の拡散層の不純物濃度に依存
し、浅い低不純物濃度の拡散層の不純物濃度が低い時に
は耐圧は拡散層の濃度勾配が急峻である領域に電界が集
中し易く、低不純物濃度の拡散層と高不純物濃度の拡散
層の交差する領域における電界集中で規定される。
本発明によれば、高不純物濃度の拡散層を包み込むよう
にウェル領域が形成されるため、不純物の濃度勾配をゆ
るやかにすることで、この領域での電界集中を緩和させ
ることができる。
にウェル領域が形成されるため、不純物の濃度勾配をゆ
るやかにすることで、この領域での電界集中を緩和させ
ることができる。
この結果、浅い低不純物濃度の拡散層の不純物濃度を低
くしても、耐圧の低下は起こらず、ピーク値を維持する
ことが可能となる。
くしても、耐圧の低下は起こらず、ピーク値を維持する
ことが可能となる。
実施例
本発明の抵抗とＭＩＳ型トランジスタの実施例を図面に
従いながら説明する。第１図は本発明の抵抗とＭＯ８型
トランジスタを同一基板上に形成された半導体集積回路
の断面図である。
従いながら説明する。第１図は本発明の抵抗とＭＯ８型
トランジスタを同一基板上に形成された半導体集積回路
の断面図である。
これは、Ｎ型のシリコン基板１゛の上にＬＯＧＯ８酸化
法により選択的に厚膜の分離酸化膜２が形成され、この
分離酸化膜２の下に、Ｎ型のチャンネルストッパ領域１
８とＰ型のチャンネルストッパ領域１９が形成され、シ
リコン基板１の表面にゲート酸化膜１０と多結晶シリコ
ンによるゲート電極１１が積層して選択的に形成され、
シリコン基板１の抵抗形成領域にＰ型の抵抗コンタクト
領域７が、ＰチャンネルＭＯ８型トランジスタ形成領域
にＰ型のソース領域１２とドレイン領域１３が、Ｎチャ
ンネルＭＯ８型トランジスタ形成領域にＮ型のソース領
域２０とドレイン領域２１が形成され、抵抗コンタクト
領域７を平面的に包囲して抵抗領域６が形成され、Ｐ型
のドレイン領域１３とゲート電極１１の間に低不純物濃
度のＰ型拡散層によるオフセット領域１４が形成され、
平面的に抵抗領域６内にあって抵抗コンタクトホールを
囲んでＰ型のウェル領域２２が、平面的にオフセット領
域１４内にあってドレイン領域１３を囲んでＰ型のウェ
ル領域２３が、ＮチャンネルＭＯ８型トランジスタ形成
領域にＰ型のウェル領域２４が形成された構造である。
法により選択的に厚膜の分離酸化膜２が形成され、この
分離酸化膜２の下に、Ｎ型のチャンネルストッパ領域１
８とＰ型のチャンネルストッパ領域１９が形成され、シ
リコン基板１の表面にゲート酸化膜１０と多結晶シリコ
ンによるゲート電極１１が積層して選択的に形成され、
シリコン基板１の抵抗形成領域にＰ型の抵抗コンタクト
領域７が、ＰチャンネルＭＯ８型トランジスタ形成領域
にＰ型のソース領域１２とドレイン領域１３が、Ｎチャ
ンネルＭＯ８型トランジスタ形成領域にＮ型のソース領
域２０とドレイン領域２１が形成され、抵抗コンタクト
領域７を平面的に包囲して抵抗領域６が形成され、Ｐ型
のドレイン領域１３とゲート電極１１の間に低不純物濃
度のＰ型拡散層によるオフセット領域１４が形成され、
平面的に抵抗領域６内にあって抵抗コンタクトホールを
囲んでＰ型のウェル領域２２が、平面的にオフセット領
域１４内にあってドレイン領域１３を囲んでＰ型のウェ
ル領域２３が、ＮチャンネルＭＯ８型トランジスタ形成
領域にＰ型のウェル領域２４が形成された構造である。
なお図面では眉間絶縁膜と各電極は簡略化のため省略し
た。
た。
次に、この構造を得るための製造方法を第２図に示した
工程断面図を参照して説明する。
工程断面図を参照して説明する。
第２図（ａ）に示すように、まず、比抵抗が数Ω−備の
Ｎ型シリコン基板１の上に選択的にボロンイオンを注入
し、その後熱拡散により不純物濃度が２ Ｘ １０”ｃ
＋ｇ−’のＰ型のウェル領域２２．２３および２４を形
成する。次に分離酸化膜形成領域に、Ｎ型のシリコン基
板１の上には燐イオンを注入してＮ型のチャンネルスト
ッパ領域１８を、ＮチャンネルＭＯ３型トランジスタを
形成するＰウェル領域２４ならばボロンイオンをイオン
注入してＰ型のチャンネルストッパ領域１９を形成する
。 その後、分離領域のみを選択的に酸化して分離酸化
膜２を形成する。こののち、シリコン基板１の表面を酸
化してゲート酸化膜１０を形成する。 次に、第２図（
ｂ）に示すようにゲート酸化膜１０の上にゲート電極１
１を形成する。ゲート電極１１は多結晶シリコン膜で形
成するが、燐のガス拡散等によりＮ型の導電膜にする。
Ｎ型シリコン基板１の上に選択的にボロンイオンを注入
し、その後熱拡散により不純物濃度が２ Ｘ １０”ｃ
＋ｇ−’のＰ型のウェル領域２２．２３および２４を形
成する。次に分離酸化膜形成領域に、Ｎ型のシリコン基
板１の上には燐イオンを注入してＮ型のチャンネルスト
ッパ領域１８を、ＮチャンネルＭＯ３型トランジスタを
形成するＰウェル領域２４ならばボロンイオンをイオン
注入してＰ型のチャンネルストッパ領域１９を形成する
。 その後、分離領域のみを選択的に酸化して分離酸化
膜２を形成する。こののち、シリコン基板１の表面を酸
化してゲート酸化膜１０を形成する。 次に、第２図（
ｂ）に示すようにゲート酸化膜１０の上にゲート電極１
１を形成する。ゲート電極１１は多結晶シリコン膜で形
成するが、燐のガス拡散等によりＮ型の導電膜にする。
次に、Ｐ型の不純物（例えばボロン等）をイオン注入し
、ＰチャンネルＭＯ３型トランジスタのソース領域１２
とドレイン領域１３および抵抗コンタクト領域７を形成
する。
、ＰチャンネルＭＯ３型トランジスタのソース領域１２
とドレイン領域１３および抵抗コンタクト領域７を形成
する。
なお、この時の不純物濃度は１〜５ Ｘ １０２０ｃｍ
−３とする。またＰチャンネルＭＯ８型トランジスタの
ゲート電極１１とドレイン領域１３は、オフセット領域
形成のため所定の間隔を設けておく。
−３とする。またＰチャンネルＭＯ８型トランジスタの
ゲート電極１１とドレイン領域１３は、オフセット領域
形成のため所定の間隔を設けておく。
次にＮ型不純物（例えば砒素）をイオン注入し、Ｎチャ
ンネルＭＯ８型トランジスタのソース領域２０とドレイ
ン領域２１を形成する。続いて抵抗とＰチャンネルＭＯ
５型トランジスタの形成領域にＰ型不純物（例えばボロ
ン等）をイオン注入し、ＰチャンネルＭＯ８型トランジ
スタのゲート電極１１とドレイン領域１３の間にオフセ
ット領域１４を、抵抗形成領域に抵抗領域６を形成する
。
ンネルＭＯ８型トランジスタのソース領域２０とドレイ
ン領域２１を形成する。続いて抵抗とＰチャンネルＭＯ
５型トランジスタの形成領域にＰ型不純物（例えばボロ
ン等）をイオン注入し、ＰチャンネルＭＯ８型トランジ
スタのゲート電極１１とドレイン領域１３の間にオフセ
ット領域１４を、抵抗形成領域に抵抗領域６を形成する
。
なお、このときの不純物濃度を６〜７×１０１６０１Ｉ
−３とする。
−３とする。
また、実施例ではＰチャンネルＭＯ８型トランジスタに
のみにオフセット領域とウェル領域２３を設けたが、Ｎ
チャンネルＭＯ８型トランジスタにオフセット領域を設
けＰウェル領域２４の中にＮウェル領域を設けてもよい
。
のみにオフセット領域とウェル領域２３を設けたが、Ｎ
チャンネルＭＯ８型トランジスタにオフセット領域を設
けＰウェル領域２４の中にＮウェル領域を設けてもよい
。
発明の詳細
な説明したように、本発明によれば、従来の抵抗及び高
耐圧ＭＯ８型トランジスタにウェル領域を追加するだけ
で、ばらつきが少なく、不純物濃度依存性の小さい高耐
圧素子ができる。また、例えば、抵抗およびＰチャンネ
ルＭＯ３型トランジスタに用いる前記Ｐ型ウェル領域は
ＮチャンネルＭＯ８型トランジスタを形成するのに用い
るＰ型ウェル領域をそのまま使用でき、新たな工程の追
加が必要な（、製造コスト的にも非常に有利である。
耐圧ＭＯ８型トランジスタにウェル領域を追加するだけ
で、ばらつきが少なく、不純物濃度依存性の小さい高耐
圧素子ができる。また、例えば、抵抗およびＰチャンネ
ルＭＯ３型トランジスタに用いる前記Ｐ型ウェル領域は
ＮチャンネルＭＯ８型トランジスタを形成するのに用い
るＰ型ウェル領域をそのまま使用でき、新たな工程の追
加が必要な（、製造コスト的にも非常に有利である。
第１図は本発明の抵抗とＭＩＳ型トランジスタの実施例
を示す半導体集積回路の断面図、第２図は本発明の実施
例に基づく製造工程の手順を示す工程断面図、第３図は
従来技術による抵抗の断面図、第４図は従来技術による
高耐圧用ＰチャンネルＭＯ８型トランジスタの断面図、
第５図は耐圧と低不純物濃度のＰ型拡散層の不純物濃度
との関係を示す図である。 １・・・・・・シリコン基板、２・・・・・・分離酸化
膜、６・・・・・・抵抗領域、７・・・・・・抵抗コン
タクト領域、１０・・・・・・ゲート酸化膜、１１・・
・・・・ゲート電極、１２・・・・・・Ｐ型のソース領
域、１３・・・・・・Ｐ型のドレイン領域、１４・・・
・・・オフセット領域、１８・・・・・・Ｎ型のチャン
ネルストッパ領域、１９・・・・・・Ｐ型のチャンネル
ストッパ領域、２０・・・・・・Ｎ型のソース領域、２
１・・・・・・Ｎ型のドレイン領域、２２，２３．２４
・・・・・・Ｐ型のウェル領域。 代理人の氏名 弁理士 粟野 重孝 ほか１名第１図 ／−−ジノボン＆版 ２−−一タ・貫陳酸イし膜 ｇ−一一感才九１〕へ γ・−抵抗コンタクト督０式 １０−−−ゲート酸化膜 ｔｌ・−ゲート電」ｉ １２・−Ｐ！のソースｆＬ域 １３ °−Ｐ′！、のトーレイン哨貢江反／４−オブ妃
ツ）領域 １８”−Ｎ鉱カチ岬ン年ルストフハ１頷＜ｔｑ゛・・Ｐ
型−のテダンネＩレストツバ罐域ｍ−・Ｎ虹のソース領
域 ２１・・−ＮｇＬのドレイン領域 ２２．２３，２４−−− Ｐ’ＥＬのりｘｔし領域。 乙ゴ ２テ 図 第 図 不兆物蒸崖 （Ａｒｂ ＬＬ−ａ；ｔ） １事件の表示 ア、補正の内容 明細書第２頁第１１行目の「３、産業上の利用分野」を
「３、発明の詳細な説明 産業上の利用分野」と補正します。 発明の名称 抵抗とＭＸＳ型トランジスタ 補正をする者 事件との関係 住 所 名 称 代表者
を示す半導体集積回路の断面図、第２図は本発明の実施
例に基づく製造工程の手順を示す工程断面図、第３図は
従来技術による抵抗の断面図、第４図は従来技術による
高耐圧用ＰチャンネルＭＯ８型トランジスタの断面図、
第５図は耐圧と低不純物濃度のＰ型拡散層の不純物濃度
との関係を示す図である。 １・・・・・・シリコン基板、２・・・・・・分離酸化
膜、６・・・・・・抵抗領域、７・・・・・・抵抗コン
タクト領域、１０・・・・・・ゲート酸化膜、１１・・
・・・・ゲート電極、１２・・・・・・Ｐ型のソース領
域、１３・・・・・・Ｐ型のドレイン領域、１４・・・
・・・オフセット領域、１８・・・・・・Ｎ型のチャン
ネルストッパ領域、１９・・・・・・Ｐ型のチャンネル
ストッパ領域、２０・・・・・・Ｎ型のソース領域、２
１・・・・・・Ｎ型のドレイン領域、２２，２３．２４
・・・・・・Ｐ型のウェル領域。 代理人の氏名 弁理士 粟野 重孝 ほか１名第１図 ／−−ジノボン＆版 ２−−一タ・貫陳酸イし膜 ｇ−一一感才九１〕へ γ・−抵抗コンタクト督０式 １０−−−ゲート酸化膜 ｔｌ・−ゲート電」ｉ １２・−Ｐ！のソースｆＬ域 １３ °−Ｐ′！、のトーレイン哨貢江反／４−オブ妃
ツ）領域 １８”−Ｎ鉱カチ岬ン年ルストフハ１頷＜ｔｑ゛・・Ｐ
型−のテダンネＩレストツバ罐域ｍ−・Ｎ虹のソース領
域 ２１・・−ＮｇＬのドレイン領域 ２２．２３，２４−−− Ｐ’ＥＬのりｘｔし領域。 乙ゴ ２テ 図 第 図 不兆物蒸崖 （Ａｒｂ ＬＬ−ａ；ｔ） １事件の表示 ア、補正の内容 明細書第２頁第１１行目の「３、産業上の利用分野」を
「３、発明の詳細な説明 産業上の利用分野」と補正します。 発明の名称 抵抗とＭＸＳ型トランジスタ 補正をする者 事件との関係 住 所 名 称 代表者
Claims (2)
- （１）一導電型の半導体基板表面に形成された逆導電型
の抵抗領域と、同抵抗領域内に形成された逆導電型の抵
抗コンタクト領域と、前記抵抗領域内にあって前記抵抗
コンタクト領域を囲み、かつ底部が前記抵抗領域と前記
抵抗コンタクト領域より深い逆導電型のウェル領域およ
び前記抵抗コンタクト領域の上に形成された電極を備え
るとともに、前記抵抗領域の不純物濃度が前記抵抗コン
タクト領域の不純物濃度より低く、前記ウェル領域の不
純物濃度より高いことを特徴とする抵抗。 - （２）一導電型の半導体基板表面に積層されたゲート絶
縁膜およびゲート電極と、前記ゲート絶縁膜に対して片
側の前記半導体基板中に形成された逆導電型のオフセッ
ト領域と、前記ゲート絶縁膜より離れ、かつ同オフセッ
ト領域に接続されたドレイン領域と、同ドレイン領域を
囲み、かつ底部が前記オフセット領域と前記ドレイン領
域より深い逆導電型のウェル領域と、前記ゲート絶縁膜
に対して前記オフセット領域とは反対側の前記半導体基
板中に形成されたソース領域および前記ドレイン領域と
前記ソース領域の上に形成された電極を備えるとともに
、前記オフセット領域の不純物濃度が前記ドレイン領域
より低く、前記ウェル領域の不純物濃度より高いことを
特徴とするＭＩＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038640A JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038640A JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218153A true JPH02218153A (ja) | 1990-08-30 |
| JP2907435B2 JP2907435B2 (ja) | 1999-06-21 |
Family
ID=12530841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038640A Expired - Lifetime JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907435B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003092078A1 (fr) * | 2002-04-25 | 2003-11-06 | Sanken Electric Co., Ltd. | Element a semiconducteur et procede de fabrication |
| WO2005074031A1 (de) * | 2004-01-29 | 2005-08-11 | Infineon Technologies Ag | Integrierter widerstand und herstellungsverfahren |
| JP2007324381A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | 半導体装置 |
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| JPS6327062A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| JPS63161660A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-02-17 JP JP1038640A patent/JP2907435B2/ja not_active Expired - Lifetime
Patent Citations (3)
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