JPH07202191A - 縦型パワーｍｏｓ半導体装置とその製造方法 - Google Patents
縦型パワーｍｏｓ半導体装置とその製造方法Info
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- JPH07202191A JPH07202191A JP35180293A JP35180293A JPH07202191A JP H07202191 A JPH07202191 A JP H07202191A JP 35180293 A JP35180293 A JP 35180293A JP 35180293 A JP35180293 A JP 35180293A JP H07202191 A JPH07202191 A JP H07202191A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｎ型ボディの注入量とツェナーダイオードの
低濃度Ｎ型領域の注入量をそれぞれ最適値に設定できる
ようにする。 【構成】 ポリシリコン膜１４を堆積させた後、ポリシ
リコン膜全面にＮ型不純物を注入する。次に、Ｎ型ボデ
ィを形成するために、Ｎ型ボディ領域に開口をもつとと
もに、ポリシリコン膜１４をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜１４とゲート酸化膜１２をパターン化
し、パターン化されたポリシリコン膜１４と、それをマ
スクとするエピタキシャル層４とにＮ型不純物を注入す
る。その後、熱拡散を行なってＮ型ボディ１６を形成す
る。このとき、ポリシリコン膜１４には工程（Ｃ）で注
入されたＮ型不純物にさらに工程（Ｄ）で注入されたＮ
型不純物が加わり、Ｎ型ボディ１６よりも濃度の高いＮ
型ポリシリコン層４０Ｎとなる。
低濃度Ｎ型領域の注入量をそれぞれ最適値に設定できる
ようにする。 【構成】 ポリシリコン膜１４を堆積させた後、ポリシ
リコン膜全面にＮ型不純物を注入する。次に、Ｎ型ボデ
ィを形成するために、Ｎ型ボディ領域に開口をもつとと
もに、ポリシリコン膜１４をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜１４とゲート酸化膜１２をパターン化
し、パターン化されたポリシリコン膜１４と、それをマ
スクとするエピタキシャル層４とにＮ型不純物を注入す
る。その後、熱拡散を行なってＮ型ボディ１６を形成す
る。このとき、ポリシリコン膜１４には工程（Ｃ）で注
入されたＮ型不純物にさらに工程（Ｄ）で注入されたＮ
型不純物が加わり、Ｎ型ボディ１６よりも濃度の高いＮ
型ポリシリコン層４０Ｎとなる。
Description
【０００１】
【産業上の利用分野】本発明は縦型パワーＭＯＳＦＥＴ
のゲート電極とソース間にゲート電極保護用にツェナー
ダイオードを有するパワーＭＯＳ半導体装置とその製造
方法に関するものである。
のゲート電極とソース間にゲート電極保護用にツェナー
ダイオードを有するパワーＭＯＳ半導体装置とその製造
方法に関するものである。
【０００２】
【従来の技術】ゲート電極とソース間にゲート電極保護
用ツェナーダイオードを備えた縦型パワーＭＯＳＦＥＴ
を製造する方法を図１と図２を参照して説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させ、エピタキシャル層４上にシリコン酸化
膜６を形成し、Ｎ型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜６を
パターン化する。酸化膜６をマスクとしてエピタキシャ
ル層４にＮ型不純物を導入してＮ型ウエル８を形成す
る。
用ツェナーダイオードを備えた縦型パワーＭＯＳＦＥＴ
を製造する方法を図１と図２を参照して説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させ、エピタキシャル層４上にシリコン酸化
膜６を形成し、Ｎ型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜６を
パターン化する。酸化膜６をマスクとしてエピタキシャ
ル層４にＮ型不純物を導入してＮ型ウエル８を形成す
る。
【０００３】（Ｂ）選択酸化法によりＮ型ウエル８上に
フィールド酸化膜１０を形成し、フィールド酸化膜１０
から露出したエピタキシャル層表面にゲート酸化膜１２
を形成する。 （Ｃ）ゲート酸化膜１２とフィールド酸化膜１０上にポ
リシリコン膜１４を堆積させる。
フィールド酸化膜１０を形成し、フィールド酸化膜１０
から露出したエピタキシャル層表面にゲート酸化膜１２
を形成する。 （Ｃ）ゲート酸化膜１２とフィールド酸化膜１０上にポ
リシリコン膜１４を堆積させる。
【０００４】（Ｄ）Ｎ型ボディを形成するためにＮ型ボ
ディ領域に開口をもつとともに、ポリシリコン膜１４を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜１４とゲー
ト酸化膜１２をパターン化する。パターン化されたポリ
シリコン膜１４と、それをマスクとするエピタキシャル
層４とにＮ型不純物を注入する。その後、熱拡散を行な
ってＮ型ボディ１６を形成する。
ディ領域に開口をもつとともに、ポリシリコン膜１４を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜１４とゲー
ト酸化膜１２をパターン化する。パターン化されたポリ
シリコン膜１４と、それをマスクとするエピタキシャル
層４とにＮ型不純物を注入する。その後、熱拡散を行な
ってＮ型ボディ１６を形成する。
【０００５】（Ｅ）次に、リソグラフィーによりＮ型ボ
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。その後、レジスト１８を除去し、熱拡散を
行なってコンタクト用のＮ型領域２０を形成する。
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。その後、レジスト１８を除去し、熱拡散を
行なってコンタクト用のＮ型領域２０を形成する。
【０００６】（Ｆ）次に、コンタクト用Ｎ型領域２０と
ツェナーダイオードで低濃度Ｎ型領域となる領域１４Ｎ
を被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域１４Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域１４Ｐと低濃度Ｎ型領域１４Ｎが
形成される。
ツェナーダイオードで低濃度Ｎ型領域となる領域１４Ｎ
を被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域１４Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域１４Ｐと低濃度Ｎ型領域１４Ｎが
形成される。
【０００７】（Ｇ）レジスト２２を除去した後、層間絶
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。
【０００８】Ｎ型ボディ１６の形成と、ツェナーダイオ
ードの低濃度Ｎ型領域とするためのポリシリコン膜１４
へのＮ型不純物注入は、図１の工程（Ｄ）で同時に形成
されている。したがって、でき上がったパワーＭＯＳＦ
ＥＴではＮ型ボディ１６の不純物濃度とツェナーダイオ
ードの低濃度Ｎ型ポリシリコン領域１４Ｎの不純物濃度
が同じ濃度になっている。
ードの低濃度Ｎ型領域とするためのポリシリコン膜１４
へのＮ型不純物注入は、図１の工程（Ｄ）で同時に形成
されている。したがって、でき上がったパワーＭＯＳＦ
ＥＴではＮ型ボディ１６の不純物濃度とツェナーダイオ
ードの低濃度Ｎ型ポリシリコン領域１４Ｎの不純物濃度
が同じ濃度になっている。
【０００９】
【発明が解決しようとする課題】Ｎ型ボディ１６の不純
物濃度はＭＯＳＦＥＴのしきい値電圧Ｖｔｈ、耐圧、オ
ン抵抗Ｒｏｎなどの基本特性に大きく影響するため、濃
度を適正化する必要がある。一方、ツェナーダイオード
は高濃度Ｐ型ポリシリコン領域と低濃度Ｎ型ポリシリコ
ン領域によって構成されているが、低濃度Ｎ型ポリシリ
コン領域の不純物濃度によってブレイクダウン後の特性
が大きく影響することが分かっている。そのため低濃度
Ｎ型ポリシリコン領域１４Ｎのためのイオン注入量を適
正化することも必要である。
物濃度はＭＯＳＦＥＴのしきい値電圧Ｖｔｈ、耐圧、オ
ン抵抗Ｒｏｎなどの基本特性に大きく影響するため、濃
度を適正化する必要がある。一方、ツェナーダイオード
は高濃度Ｐ型ポリシリコン領域と低濃度Ｎ型ポリシリコ
ン領域によって構成されているが、低濃度Ｎ型ポリシリ
コン領域の不純物濃度によってブレイクダウン後の特性
が大きく影響することが分かっている。そのため低濃度
Ｎ型ポリシリコン領域１４Ｎのためのイオン注入量を適
正化することも必要である。
【００１０】すなわち、Ｎ型ボディの注入量とツェナー
ダイオードの低濃度Ｎ型領域の注入量はそれぞれ独立し
て最適に設定するのが好ましいが、従来の方法で製造す
ればこれらは独立に設定することはできず、常に同じ注
入量になってしまう。そのため、一方を最適化すれば他
方が犠牲になる。
ダイオードの低濃度Ｎ型領域の注入量はそれぞれ独立し
て最適に設定するのが好ましいが、従来の方法で製造す
ればこれらは独立に設定することはできず、常に同じ注
入量になってしまう。そのため、一方を最適化すれば他
方が犠牲になる。
【００１１】本発明はＮ型ボディの注入量とツェナーダ
イオードの低濃度Ｎ型領域の注入量をそれぞれ最適値に
設定できるようにする製造方法を提供することを目的と
するものである。本発明はまた、そのようにして得られ
た最適な特性に設定された縦型パワーＭＯＳ半導体装置
を提供することを目的とするものである。
イオードの低濃度Ｎ型領域の注入量をそれぞれ最適値に
設定できるようにする製造方法を提供することを目的と
するものである。本発明はまた、そのようにして得られ
た最適な特性に設定された縦型パワーＭＯＳ半導体装置
を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明の縦型パワーＭＯ
Ｓ半導体装置では、半導体基板表面のＰ型エピタキシャ
ル層の表面にＮ型ボディが形成され、そのＮ型ボディ内
の表面でＮ型ボディと前記エピタキシャル層との境界か
ら離れた位置にＰ型ソース領域が形成され、前記エピタ
キシャル層の表面上でソース領域とエピタキシャル層の
露出部との間に挾まれたＮ型ボディ領域上にはゲート酸
化膜を介してゲート電極が形成されて縦型パワーＭＯＳ
ＦＥＴが構成されているとともに、互いに接する高濃度
Ｐ型ポリシリコン領域と低濃度Ｎ型ポリシリコン領域と
を備えて形成されたツェナーダイオードが前記ゲート電
極とソース領域の間に接続されており、かつ、前記Ｎ型
ボディとツェナーダイオードの低濃度Ｎ型ポリシリコン
領域の不純物濃度がそれぞれの特性に応じて互いに異な
った濃度に設定されている。この縦型パワーＭＯＳ半導
体装置の好ましい態様では、このパワーＭＯＳ半導体装
置が他のＭＯＳＦＥＴとともに同一半導体基板に形成さ
れている。
Ｓ半導体装置では、半導体基板表面のＰ型エピタキシャ
ル層の表面にＮ型ボディが形成され、そのＮ型ボディ内
の表面でＮ型ボディと前記エピタキシャル層との境界か
ら離れた位置にＰ型ソース領域が形成され、前記エピタ
キシャル層の表面上でソース領域とエピタキシャル層の
露出部との間に挾まれたＮ型ボディ領域上にはゲート酸
化膜を介してゲート電極が形成されて縦型パワーＭＯＳ
ＦＥＴが構成されているとともに、互いに接する高濃度
Ｐ型ポリシリコン領域と低濃度Ｎ型ポリシリコン領域と
を備えて形成されたツェナーダイオードが前記ゲート電
極とソース領域の間に接続されており、かつ、前記Ｎ型
ボディとツェナーダイオードの低濃度Ｎ型ポリシリコン
領域の不純物濃度がそれぞれの特性に応じて互いに異な
った濃度に設定されている。この縦型パワーＭＯＳ半導
体装置の好ましい態様では、このパワーＭＯＳ半導体装
置が他のＭＯＳＦＥＴとともに同一半導体基板に形成さ
れている。
【００１３】本発明の製造方法は、半導体基板表面のＰ
型エピタキシャル層の表面にＮ型ボディが形成され、そ
のＮ型ボディ内の表面でＮ型ボディの境界から離れた位
置にＰ型ソース領域が形成され、前記エピタキシャル層
の表面上でソース領域とエピタキシャル層の露出部との
間に挾まれたＮ型ボディ領域上にはゲート酸化膜を介し
てゲート電極が形成されて縦型パワーＭＯＳＦＥＴが構
成されているとともに、互いに接する高濃度Ｐ型ポリシ
リコン領域と低濃度Ｎ型ポリシリコン領域とを備えて形
成されたツェナーダイオードが前記ゲート電極とソース
領域の間に接続されている縦型パワーＭＯＳ半導体装置
を製造する際に、ツェナーダイオードとゲート電極とな
るポリシリコン膜を堆積した後、そのパターン化前にポ
リシリコン膜の全面にＮ型不純物を注入する工程と、前
記ポリシリコン膜をパターン化した後、Ｎ型不純物を注
入してそのポリシリコン膜をツェナーダイオードの低濃
度Ｎ型ポリシリコン領域用の不純物濃度とするととも
に、前記エピタキシャル層内にＮ型ボディを形成する不
純物注入工程と、を備えている。
型エピタキシャル層の表面にＮ型ボディが形成され、そ
のＮ型ボディ内の表面でＮ型ボディの境界から離れた位
置にＰ型ソース領域が形成され、前記エピタキシャル層
の表面上でソース領域とエピタキシャル層の露出部との
間に挾まれたＮ型ボディ領域上にはゲート酸化膜を介し
てゲート電極が形成されて縦型パワーＭＯＳＦＥＴが構
成されているとともに、互いに接する高濃度Ｐ型ポリシ
リコン領域と低濃度Ｎ型ポリシリコン領域とを備えて形
成されたツェナーダイオードが前記ゲート電極とソース
領域の間に接続されている縦型パワーＭＯＳ半導体装置
を製造する際に、ツェナーダイオードとゲート電極とな
るポリシリコン膜を堆積した後、そのパターン化前にポ
リシリコン膜の全面にＮ型不純物を注入する工程と、前
記ポリシリコン膜をパターン化した後、Ｎ型不純物を注
入してそのポリシリコン膜をツェナーダイオードの低濃
度Ｎ型ポリシリコン領域用の不純物濃度とするととも
に、前記エピタキシャル層内にＮ型ボディを形成する不
純物注入工程と、を備えている。
【００１４】
【作用】ツェナーダイオードの低濃度Ｎ型領域の注入量
は図４の工程（Ｂ）と（Ｃ）の２回のイオン注入工程の
総和になる。一方、Ｎ型ボディの注入量は工程（Ｄ）の
１回のイオン注入工程での注入量となる。Ｎ型ボディの
注入量を最適な値に設定すれば、工程（Ｄ）でのイオン
注入工程の注入量がＮ型ボディの注入量に設定される。
ツェナーダイオードの低濃度Ｎ型領域の注入量は一般に
はそれよりも多くなり、最適化するためにさらに必要な
注入量は工程（Ｃ）のイオン注入工程で行なわれる。
は図４の工程（Ｂ）と（Ｃ）の２回のイオン注入工程の
総和になる。一方、Ｎ型ボディの注入量は工程（Ｄ）の
１回のイオン注入工程での注入量となる。Ｎ型ボディの
注入量を最適な値に設定すれば、工程（Ｄ）でのイオン
注入工程の注入量がＮ型ボディの注入量に設定される。
ツェナーダイオードの低濃度Ｎ型領域の注入量は一般に
はそれよりも多くなり、最適化するためにさらに必要な
注入量は工程（Ｃ）のイオン注入工程で行なわれる。
【００１５】
【実施例】図３に一実施例の縦型パワーＭＯＳ半導体装
置を示す。シリコン基板２の表面のＰ型エピタキシャル
層４の表面にＮ型ボディ１６が形成され、Ｎ型ボディ１
６内の表面でそのＮ型ボディ１６とエピタキシャル層４
との境界から離れた位置にＰ型ソース領域２４が形成さ
れている。エピタキシャル層４の表面上でソース領域２
４とエピタキシャル層４の露出部との間に挾まれたＮ型
ボディ１６上には、ゲート酸化膜１２を介してポリシリ
コンゲート電極２６が形成されて縦型パワーＭＯＳＦＥ
Ｔが構成されている。
置を示す。シリコン基板２の表面のＰ型エピタキシャル
層４の表面にＮ型ボディ１６が形成され、Ｎ型ボディ１
６内の表面でそのＮ型ボディ１６とエピタキシャル層４
との境界から離れた位置にＰ型ソース領域２４が形成さ
れている。エピタキシャル層４の表面上でソース領域２
４とエピタキシャル層４の露出部との間に挾まれたＮ型
ボディ１６上には、ゲート酸化膜１２を介してポリシリ
コンゲート電極２６が形成されて縦型パワーＭＯＳＦＥ
Ｔが構成されている。
【００１６】フィールド酸化膜１０上には互いに接する
高濃度Ｐ型ポリシリコン領域４０Ｐと低濃度Ｎ型ポリシ
リコン領域４０Ｎとを備えたツェナーダイオードが形成
されている。このツェナーダイオードはアルミニウムの
メタル配線３０，３２を介してゲート電極２６とソース
領域１６の間に接続されている。
高濃度Ｐ型ポリシリコン領域４０Ｐと低濃度Ｎ型ポリシ
リコン領域４０Ｎとを備えたツェナーダイオードが形成
されている。このツェナーダイオードはアルミニウムの
メタル配線３０，３２を介してゲート電極２６とソース
領域１６の間に接続されている。
【００１７】Ｎ型ボディ１６とツェナーダイオードの低
濃度Ｎ型ポリシリコン領域４０Ｎの不純物濃度はそれぞ
れの特性に応じて互いに異なった濃度に設定されてい
る。２８はＰＳＧ膜やＢＰＳＧ膜などの層間絶縁膜であ
り、層間絶縁膜２８のコンタクトホールを介してソース
電極のメタル配線３０がソース領域２４とコンタクト領
域２０に接続され、メタル配線３０は層間絶縁膜２８の
スルーホールを介してツェナーダイオードの一方の電極
に接続されている。ツェナーダイオードの他方の電極に
は層間絶縁膜２８のスルーホールを介して入力用メタル
配線３２に接続され、メタル配線３２はゲート入力端子
に接続されるとともに、ＭＯＳＦＥＴのゲート電極２６
にも接続されている。
濃度Ｎ型ポリシリコン領域４０Ｎの不純物濃度はそれぞ
れの特性に応じて互いに異なった濃度に設定されてい
る。２８はＰＳＧ膜やＢＰＳＧ膜などの層間絶縁膜であ
り、層間絶縁膜２８のコンタクトホールを介してソース
電極のメタル配線３０がソース領域２４とコンタクト領
域２０に接続され、メタル配線３０は層間絶縁膜２８の
スルーホールを介してツェナーダイオードの一方の電極
に接続されている。ツェナーダイオードの他方の電極に
は層間絶縁膜２８のスルーホールを介して入力用メタル
配線３２に接続され、メタル配線３２はゲート入力端子
に接続されるとともに、ＭＯＳＦＥＴのゲート電極２６
にも接続されている。
【００１８】次に、図４と図５により図３の実施例を製
造する方法について説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させる。エピタキシャル層４上にシリコン酸
化膜６を２０００〜６０００Åの厚さに形成し、Ｎ型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜６をパターン化する。酸化
膜６をマスクとしてエピタキシャル層４にＮ型不純物を
導入してＮ型ウエル８を形成する。
造する方法について説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させる。エピタキシャル層４上にシリコン酸
化膜６を２０００〜６０００Åの厚さに形成し、Ｎ型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜６をパターン化する。酸化
膜６をマスクとしてエピタキシャル層４にＮ型不純物を
導入してＮ型ウエル８を形成する。
【００１９】（Ｂ）選択酸化法によりＮ型ウエル８上に
フィールド酸化膜１０を５０００〜１００００Åの厚さ
に形成する。その後、フィールド酸化膜１０から露出し
たエピタキシャル層表面には３００〜１０００Åの厚さ
のゲート酸化膜１２を形成する。
フィールド酸化膜１０を５０００〜１００００Åの厚さ
に形成する。その後、フィールド酸化膜１０から露出し
たエピタキシャル層表面には３００〜１０００Åの厚さ
のゲート酸化膜１２を形成する。
【００２０】（Ｃ）ゲート酸化膜１２とフィールド酸化
膜１０上にポリシリコン膜１４を約５０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜１×１０14／ｃｍ2注入する。これによりポリシリ
コン膜１４は低濃度のＮ型ポリシリコン膜４０Ｎとな
る。
膜１０上にポリシリコン膜１４を約５０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜１×１０14／ｃｍ2注入する。これによりポリシリ
コン膜１４は低濃度のＮ型ポリシリコン膜４０Ｎとな
る。
【００２１】（Ｄ）次に、Ｎ型ボディを形成するため
に、Ｎ型ボディ領域に開口をもつとともに、ポリシリコ
ン膜１４をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
１４とゲート酸化膜１２をパターン化する。
に、Ｎ型ボディ領域に開口をもつとともに、ポリシリコ
ン膜１４をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
１４とゲート酸化膜１２をパターン化する。
【００２２】パターン化されたポリシリコン膜１４と、
それをマスクとするエピタキシャル層４とにＮ型不純物
を注入する。このときの注入もリンでも砒素でもよい
が、例えばリンイオンをエネルギー３０〜５０ＫｅＶ
で、ドーズ量１×１０13〜１×１０14／ｃｍ2注入す
る。その後、１１００〜１２００℃の熱拡散を行なって
Ｎ型ボディ１６を形成する。このとき、ポリシリコン膜
１４には工程（Ｃ）で注入されたＮ型不純物にさらにこ
の工程（Ｄ）で注入されたＮ型不純物が加わり、Ｎ型ボ
ディ１６よりも濃度の高いＮ型ポリシリコン層４０Ｎと
なる。
それをマスクとするエピタキシャル層４とにＮ型不純物
を注入する。このときの注入もリンでも砒素でもよい
が、例えばリンイオンをエネルギー３０〜５０ＫｅＶ
で、ドーズ量１×１０13〜１×１０14／ｃｍ2注入す
る。その後、１１００〜１２００℃の熱拡散を行なって
Ｎ型ボディ１６を形成する。このとき、ポリシリコン膜
１４には工程（Ｃ）で注入されたＮ型不純物にさらにこ
の工程（Ｄ）で注入されたＮ型不純物が加わり、Ｎ型ボ
ディ１６よりも濃度の高いＮ型ポリシリコン層４０Ｎと
なる。
【００２３】（Ｅ）次に、リソグラフィーによりＮ型ボ
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。このときのＮ型不純物もリンでも砒素でも
よいが、例えば砒素をエネルギー３０〜５０ＫｅＶで１
×１０15〜１×１０16／ｃｍ2注入する。その後、レジ
スト１８を除去し、１１００〜１２００℃の熱拡散を行
なってコンタクト用のＮ型領域２０を形成する。
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。このときのＮ型不純物もリンでも砒素でも
よいが、例えば砒素をエネルギー３０〜５０ＫｅＶで１
×１０15〜１×１０16／ｃｍ2注入する。その後、レジ
スト１８を除去し、１１００〜１２００℃の熱拡散を行
なってコンタクト用のＮ型領域２０を形成する。
【００２４】（Ｆ）次に、コンタクト用Ｎ型領域２０と
ツェナーダイオードで低濃度Ｎ型領域となる領域４０Ｎ
を被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。Ｐ型不
純物はボロンでもＢＦ2でもよいが、例えばボロンをエ
ネルギー３０〜５０ＫｅＶで、ドーズ量１×１０15〜５
×１０15／ｃｍ2注入する。その後、この注入イオンを
活性化するために８５０〜１０００℃の熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域４０Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域４０Ｐと低濃度Ｎ型領域４０Ｎが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜１２を突き抜けないように設定する必要
がある。
ツェナーダイオードで低濃度Ｎ型領域となる領域４０Ｎ
を被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。Ｐ型不
純物はボロンでもＢＦ2でもよいが、例えばボロンをエ
ネルギー３０〜５０ＫｅＶで、ドーズ量１×１０15〜５
×１０15／ｃｍ2注入する。その後、この注入イオンを
活性化するために８５０〜１０００℃の熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域４０Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域４０Ｐと低濃度Ｎ型領域４０Ｎが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜１２を突き抜けないように設定する必要
がある。
【００２５】（Ｇ）レジスト２２を除去した後、層間絶
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を５０００〜１０
０００Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線３０や
入力用のメタル配線３２を形成する。
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を５０００〜１０
０００Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線３０や
入力用のメタル配線３２を形成する。
【００２６】図３に示されたパワーＭＯＳＦＥＴは単独
で用いることもできる。しかし、このＭＯＳＦＥＴを他
のＭＯＳＦＥＴとともに同一シリコン基板に形成するこ
ともできる。
で用いることもできる。しかし、このＭＯＳＦＥＴを他
のＭＯＳＦＥＴとともに同一シリコン基板に形成するこ
ともできる。
【００２７】
【発明の効果】本発明ではパワーＭＯＳＦＥＴのＮ型ボ
ディの不純物濃度とツェナーダイオードの低濃度Ｎ型ポ
リシリコン領域の不純物濃度とを異ならせて互いに独立
した最適な値に設定することができる。そのため、Ｎ型
ボディのドーズ量を制御してＭＯＳＦＥＴの基本特性を
最適化するとともに、ツェナーダイオードのブレイクダ
ウン特性やリーク電流などの基本特性も同時に最適化す
ることができ、縦型パワーＭＯＳ半導体装置の特性向上
を図ることができる。
ディの不純物濃度とツェナーダイオードの低濃度Ｎ型ポ
リシリコン領域の不純物濃度とを異ならせて互いに独立
した最適な値に設定することができる。そのため、Ｎ型
ボディのドーズ量を制御してＭＯＳＦＥＴの基本特性を
最適化するとともに、ツェナーダイオードのブレイクダ
ウン特性やリーク電流などの基本特性も同時に最適化す
ることができ、縦型パワーＭＯＳ半導体装置の特性向上
を図ることができる。
【図１】従来のパワーＭＯＳＦＥＴの製造方法の前半部
を示す工程断面図である。
を示す工程断面図である。
【図２】従来のパワーＭＯＳＦＥＴの製造方法の後半部
を示す工程断面図である。
を示す工程断面図である。
【図３】一実施例のパワーＭＯＳＦＥＴを示す断面図で
ある。
ある。
【図４】一実施例の製造方法の前半部を示す工程断面図
である。
である。
【図５】一実施例の製造方法の後半部を示す工程断面図
である。
である。
２ シリコン基板 ４ Ｐ型エピタキシャル層 １２ ゲート酸化膜 １６ Ｎ型ボディ ２４ ソース領域 ２６ ゲート電極 ４０Ｎ ツェナーダイオードの低濃度Ｎ型領域 ４０Ｐ ツェナーダイオードの高濃度Ｐ型領域
Claims (3)
- 【請求項１】 半導体基板表面のＰ型エピタキシャル層
の表面にＮ型ボディが形成され、そのＮ型ボディ内の表
面でＮ型ボディと前記エピタキシャル層との境界から離
れた位置にＰ型ソース領域が形成され、前記エピタキシ
ャル層の表面上でソース領域とエピタキシャル層の露出
部との間に挾まれたＮ型ボディ領域上にはゲート酸化膜
を介してゲート電極が形成されて縦型パワーＭＯＳＦＥ
Ｔが構成されているとともに、 互いに接する高濃度Ｐ型ポリシリコン領域と低濃度Ｎ型
ポリシリコン領域とを備えて形成されたツェナーダイオ
ードが前記ゲート電極とソース領域の間に接続されてお
り、かつ、前記Ｎ型ボディとツェナーダイオードの低濃
度Ｎ型ポリシリコン領域の不純物濃度がそれぞれの特性
に応じて互いに異なった濃度に設定されていることを特
徴とする縦型パワーＭＯＳ半導体装置。 - 【請求項２】 前記パワーＭＯＳ半導体装置が他のＭＯ
ＳＦＥＴとともに同一半導体基板に形成されている請求
項１に記載の縦型パワーＭＯＳ半導体装置。 - 【請求項３】 半導体基板表面のＰ型エピタキシャル層
の表面にＮ型ボディが形成され、そのＮ型ボディ内の表
面でＮ型ボディの境界から離れた位置にＰ型ソース領域
が形成され、前記エピタキシャル層の表面上でソース領
域とエピタキシャル層の露出部との間に挾まれたＮ型ボ
ディ領域上にはゲート酸化膜を介してゲート電極が形成
されて縦型パワーＭＯＳＦＥＴが構成されているととも
に、互いに接する高濃度Ｐ型ポリシリコン領域と低濃度
Ｎ型ポリシリコン領域とを備えて形成されたツェナーダ
イオードが前記ゲート電極とソース領域の間に接続され
ている縦型パワーＭＯＳ半導体装置の製造方法におい
て、 ツェナーダイオードとゲート電極となるポリシリコン膜
を堆積した後、そのパターン化前にポリシリコン膜の全
面にＮ型不純物を注入する工程と、 前記ポリシリコン膜をパターン化した後、Ｎ型不純物を
注入してそのポリシリコン膜をツェナーダイオードの低
濃度Ｎ型ポリシリコン領域用の不純物濃度とするととも
に、前記エピタキシャル層内にＮ型ボディを形成する不
純物注入工程と、を備えたことを特徴とする縦型パワー
ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35180293A JPH07202191A (ja) | 1993-12-29 | 1993-12-29 | 縦型パワーｍｏｓ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35180293A JPH07202191A (ja) | 1993-12-29 | 1993-12-29 | 縦型パワーｍｏｓ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202191A true JPH07202191A (ja) | 1995-08-04 |
Family
ID=18419710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35180293A Pending JPH07202191A (ja) | 1993-12-29 | 1993-12-29 | 縦型パワーｍｏｓ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| CN105762113A (zh) * | 2014-12-17 | 2016-07-13 | 北大方正集团有限公司 | Mos电路制造方法及mos电路 |
-
1993
- 1993-12-29 JP JP35180293A patent/JPH07202191A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| JPWO2011093472A1 (ja) * | 2010-01-29 | 2013-06-06 | 富士電機株式会社 | 半導体装置 |
| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN105762113A (zh) * | 2014-12-17 | 2016-07-13 | 北大方正集团有限公司 | Mos电路制造方法及mos电路 |
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