JPH02219318A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、クロックに同期して動作し、一部にクロッ
ク周期以下のタイミングで動作する部分を内蔵する集積
回路に関するものである。

〔従来の技術〕

第２図は従来の集積回路例を示すブロック図であり、（
１）は集積回路、（２）は集積回路（１）に内蔵されて
いる内部回路、（３）は内部回路（２）にクロックを供
給するクロック端子、（４）はクロックを集積回路（１
）の外部に出力する出カバソファ、（５）け出力バッフ
ァ（４）から出力されたクロックを遅延させる遅延素子
、（６）は遅延させたクロックを内部回路（２）に入力
する入カバソファを示す。

１だ第３図は集積回路に供給されるクロックを示すタイ
ミング図であり、（８）は上記のクロック端子（３）か
ら供給される原クロック、（ｂ）は遅延させられた遅延
クロック、　ｌｃｌ、　（ｄ）けそれぞれ原クロック（
８）、遅延クロック（１））の立ち上がりエツジ、（θ
）は２つのクロックｆａ）（ｂ）間の遅延時間、（ｆ）
はクロック周期を示す。

次に動作について説明する。通常、内部回路（２）はク
ロック端子（３）から供給される原クロック（ｂｌに同
期して動作する。

すなわち、内部回路（２）の状態は原クロック（ｂ）の
立ち上がりエツジ（Ｃ）で変化する。ところが内部回路
（２）中にはクロック周期ｆｆ）よりも短い時間で動作
してもよい部分が存在するときがある。

そのような場合は集積１回路１１）の外部に遅延素子（
５）をもうけて原クロック＋ｂ）を出力バッファ（４）
、遅延素子１５）、入力バッファ（６）を通逼させるこ
とにより、クロック周期以下の遅延時間（８）をもつ遅
延クロック（ｂ）　ｆ生成し、その立ち上がりエラ２（
ｄｌで内部回路（２）を部分を動作させる。

〔発明が解決しようとする課題〕

従来の集積回路は以上のように構成されているので、外
部に遅延素子をもうけなければならず。

オた遅延素子は集積回路内部の素子よりも遅延時間が大
きいので遅延時間を細かく調整するこきが難しく、調整
する際は複数の種類の遅延素子を用意してひとつずつ取
りはずしてけをりつけて遅延時間を測定するなどの作業
が必要であり、さらに同種の遅延素子を使っても個々の
遅延素子によって遅延時間にばらつきがあるきいった課
題があった０ この発明は上記のような課題を解消するためになされた
もので、外部に遅延素子などの回路を追加せずに、内部
の素子の遅延時間と同程度の時間単位で遅延時間の調整
が可能な集積回路を得るととを目的とする。

〔課題を解決する友めの手段〕

この発明の集積回路は入力が空いている入力バッファと
その出力を入力とする出力バッファの組とこれらの入カ
バソファ出力バッファの端子間を接続する配＠き、外部
から入力される原クロックと遅延クロックとを選択して
内部回路に入力するセレクタとをもうけたものである。

〔作用〕

この発明においては、入力バッファと出力バッファの組
が原クロックを遅延させ、セレクタが遅延クロックを選
択して内部回路に人力し、入力バッファと出力バッファ
の端子間の接続を変えるときで遅延時間を調整する。

〔実施例〕

第１図はこの発明の実施例を示すものである。

図においてｊ１１〜ｆ４１．　＋６１は上記の従来例、
６４つた（同一のものであり、（７）は入カバソファ、
（８）け入力バッファ（７）の出力を入力とする出力バ
ッファ、（９）雌端子（３）から入力されるクロックと
入力バッファ（６）から入力されるクロックとを選択し
て内部１可路（２）に入力するセレクタ、　Ｈ，’＋１
Ｂはそれぞれ出力バッファ＋４１．　（８）の出力端子
、　１１２．　Ｑ３１けそれぞれ人力バッファ（７１，
＋６１の入力端子、　ａ４１は上記セレクタ（９）の制
＠端子、ｆ１５け端子ｆ１１．０２間を接続する配線。

＋ｔｅは端子＋１１＋ＩＩ３間を接続する配線を示す。

次に上記実′＠列の動作を説明する。オす、クロック端
子＋ａ）ｌ）ｈら入力されたクロックは内部回路に供給
されるおともに出力バッファ（４）を通して端子（１１
から出力される。ここで端子ＩＩＩとＵ、ａａと１１３
１を接続しであるので端子ｉ１１から出力されたクロッ
クは、入力バッファ（７）、出力バッファ（８）、入力
バッファ（６）を経由することによって遅延時間ｔｅｌ
をもつ遅延クロック（ｂ）となり、制旬端子１１沿をハ
イにしておけばセレクタ（１９が遅延クロック＋ｂ）を
選択して内部回路（２）に供給する。遅延時間を調整す
る際は端子１１１〜Ｃ１りの接続を変えればよ（９例え
ば端子！１１と０Ｊを接続すれば人力バッファ（７）と
出力バッファ（８）を経由する時間だけ遅延時間が短（
なる。また。

原クロック（ａ）を遅延させる必要がない場合には。

端子（１４をロウにしてセレクタθ９で１東クロツク（
ａ）’ｉ選択して内部回路に供給する。

なお上記実施列では入力バッファ（７）と出カバソファ
（８）を１組しかもうけてないが複数組もうけてより長
い遅延時間を得られるようにしてもよい。

また、遅延素子を端子Ｈ，０３１に接続して従来例き同
様に使用することも可能である。

〔発明の効果〕

以上のように、この発明によれば集積回路に入力バッフ
ァと出力バッファの組をもうけ、これらを接続すること
でクロックを遅延させるように構成したので外部に遅延
素子などの回路を追加せずに遅延クロックを生成できま
た端子間の配線の変更のみで内部の素子の遅延時間と同
程度の１時間単位で遅延時間を調整することができる。

４、　　：１２１面の簡単な説明 第１図はこの発明による集積回路の一実施例のブロック
図、第２図は従来の集積回路を示すブロック図、第３図
は集積回路に供給されるクロックのタイミング図である
。

図において（１）は集積回路、（２）は内部回路、（３
）はクロック端子、１４）はクロックを外部に出力する
出力バッファ、（７）は入力が空いている入力バッファ
（８）はこの人カバソファの出力を入力とする出力バッ
ファ、６３は遅延クロック端子、　（Ｆ９．　ｔｉｅは
端子間を接続する配線、（９）はセレクタである。

なお１図中同一あるいは相当部分には同一符号を付して
示しである。

Claims (1)

【特許請求の範囲】
1. 外部クロックを入力するクロック端子と、入力されたク
   ロックに同期して動作する内部回路と、クロックを外部
   に出力する出力バッファと入力が空いている入力バッフ
   ァとこの入力バッファの出力を入力とする出力バッファ
   と上記クロック端子とは別に設けた遅延クロック端子と
   、これら入力バッファ、出力バッファおよび遅延クロッ
   ク端子間を接続する配線と、上記クロック端子の入力と
   遅延クロック端子の入力とを選択して内部回路に入力す
   るセレクタとを備えた集積回路。