JPH0221933U - - Google Patents

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JPH0221933U
JPH0221933U JP10044388U JP10044388U JPH0221933U JP H0221933 U JPH0221933 U JP H0221933U JP 10044388 U JP10044388 U JP 10044388U JP 10044388 U JP10044388 U JP 10044388U JP H0221933 U JPH0221933 U JP H0221933U
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JP
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clock
reference clock
width modulation
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【図面の簡単な説明】
第１図は本考案に係るパルス幅変調方式の積分
型ＡＤ変換回路の一実施例を示す構成図、第２図
は動作を説明するためのタイムチヤートである。 １０……パルス幅変調方式の積分回路、２０…
…カウンタ、３０……クロツクジエネレータ、４
０……ＦＩＦＯメモリ、５０……加算器、１０…
…減算器。

Claims (1)

  1. 【実用新案登録請求の範囲】 入力電圧に対応したパルス幅変調信号を得るパ
    ルス幅変調方式の積分回路と、 前記パルス幅変調信号がアクテイブな期間にカ
    ウンタクロツクを計数し基準クロツクごとにクリ
    アされるカウンタと、 前記積分回路に与える基準クロツク並びにこの
    基準クロツクの周波数の整数倍の周波数のカウン
    タクロツクと前記基準クロツクの立ち下がりに同
    期したクリア信号を発生するクロツクジエネレー
    タと、 前記カウンタの出力を取り込み先入れ先出し方
    式で出力するＦＩＦＯメモリと、 前記カウンタの出力と他のデータを加算する加
    算器と、 この加算器の出力の値から前記ＦＩＦＯメモリ
    の出力値を減算し、その値を前記加算器の他のデ
    ータとして入力する減算器 より構成され、基準クロツクの周期ごとに更新さ
    れる、入力電圧に対応したＡＤ変換データを前記
    減算器より得ることができるようにしたことを特
    徴とするパルス幅変調方式の積分型ＡＤ変換回路
    。
JP10044388U 1988-07-28 1988-07-28 Pending JPH0221933U (ja)

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JPH0221933U true JPH0221933U (ja) 1990-02-14

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50129074A (ja) * 1974-03-30 1975-10-11
JPS5943436A (ja) * 1982-09-01 1984-03-10 Chino Works Ltd 入力回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50129074A (ja) * 1974-03-30 1975-10-11
JPS5943436A (ja) * 1982-09-01 1984-03-10 Chino Works Ltd 入力回路

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