JPS63226121A - 直並列変換回路 - Google Patents
直並列変換回路Info
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- JPS63226121A JPS63226121A JP5894587A JP5894587A JPS63226121A JP S63226121 A JPS63226121 A JP S63226121A JP 5894587 A JP5894587 A JP 5894587A JP 5894587 A JP5894587 A JP 5894587A JP S63226121 A JPS63226121 A JP S63226121A
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- Japan
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- clock
- parallel
- circuit
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は直列−並列変換回路、データ処理系。
並列−直列変換回路から構成される回路系に係シ、特に
伝送路系における補助データ信号を処理するための直並
列変換回路に関するものである０〔従来の技術〕 従来の直並列変換回路の一例を第３図に示し説明する。
伝送路系における補助データ信号を処理するための直並
列変換回路に関するものである０〔従来の技術〕 従来の直並列変換回路の一例を第３図に示し説明する。
図において、１は直列−並列変換回路、２は並列−直列
変換回路、３はデータ処理系、４はｎ分周回路である。
変換回路、３はデータ処理系、４はｎ分周回路である。
そして、この種の直並列変換回路はこの第３図に示すよ
うに、ｎ種の並列データ、ｎ相の周波数ｆ ／ ｎのク
ロック（入力クロックの周波数をｆとする）、周波数ｆ
のクロックの種々の入力信号よシ、並列−直列変換を行
い、出力データを送出するように構成されている。
うに、ｎ種の並列データ、ｎ相の周波数ｆ ／ ｎのク
ロック（入力クロックの周波数をｆとする）、周波数ｆ
のクロックの種々の入力信号よシ、並列−直列変換を行
い、出力データを送出するように構成されている。
上述した従来の回路系を応用して、第４図に示すように
、伝送路系の補助データ信号の直列並列回路を構成した
場合、つぎのような問題が生じる。
、伝送路系の補助データ信号の直列並列回路を構成した
場合、つぎのような問題が生じる。
すなわち、従来の直並列の概念によシ、直列並列回路を
伝送路系の補助データ信号の直列−並列、並列−直列変
換に応用した例を示す構成図である第４図の伝送路系に
おいて、直列−並列変換回路１によシ送出されたｎ種の
並列データを、データ処理系３−１において、伝送路の
フレーム構成の一例を示す説明図である第５図に示すｌ
／ｆ［。］周期のフレームフォーマット内の補助データ
ビットＴに挿入する。そして、さらに、第４図に示すデ
ータ処理系３−２において、ｎ種の補助データ信号と周
波数ｆ／ｎ のクロック信号が送出され、並列−直列
変換回路２において、ｎ種の補助データ信号をｎ分周回
路４からの周波数ｆ／ｎ のクロックによシ並列−直
列変換され、出力データとしてこれが送出される。
伝送路系の補助データ信号の直列−並列、並列−直列変
換に応用した例を示す構成図である第４図の伝送路系に
おいて、直列−並列変換回路１によシ送出されたｎ種の
並列データを、データ処理系３−１において、伝送路の
フレーム構成の一例を示す説明図である第５図に示すｌ
／ｆ［。］周期のフレームフォーマット内の補助データ
ビットＴに挿入する。そして、さらに、第４図に示すデ
ータ処理系３−２において、ｎ種の補助データ信号と周
波数ｆ／ｎ のクロック信号が送出され、並列−直列
変換回路２において、ｎ種の補助データ信号をｎ分周回
路４からの周波数ｆ／ｎ のクロックによシ並列−直
列変換され、出力データとしてこれが送出される。
ところが、このような回路系を使用した場合には、ｎ相
のクロックとｎ種の並列データが同期していないために
、正常な並列−直列変換が行なわれないという問題点が
あった。
のクロックとｎ種の並列データが同期していないために
、正常な並列−直列変換が行なわれないという問題点が
あった。
本発明の直並列変換回路は、並列−直列変換部において
、並列データに同期した分周クロックにより作られたリ
セットパルスを含んだ分周回路を備え、伝送路系におけ
る補助データ信号を処理し得るようにしたものである０ 〔作用〕 本発明においては、伝送路系における補助データ信号を
処理する。
、並列データに同期した分周クロックにより作られたリ
セットパルスを含んだ分周回路を備え、伝送路系におけ
る補助データ信号を処理し得るようにしたものである０ 〔作用〕 本発明においては、伝送路系における補助データ信号を
処理する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による直並列変換回路の一実施例を示す
構成図で、伝送路系の補助データ信号の処理に応用した
場合の一例を示すものである。
構成図で、伝送路系の補助データ信号の処理に応用した
場合の一例を示すものである。
図において、１は直列−並列変換回路、２は並列−直列
変換回路、３−１．３−２はデータ処理系、４はｎ分周
の分周回路、５は伝送路、８は周波数ｆ ／ｎ クロッ
ク９でリセットパルスを作ったｎ分周回路で、このｎ分
周回路８は並列データに同期した分周クロックによシ作
られたリセットパルスを含んだ分周回路である。１０は
周波数ｆのクロック、１１は逓倍回路である。
変換回路、３−１．３−２はデータ処理系、４はｎ分周
の分周回路、５は伝送路、８は周波数ｆ ／ｎ クロッ
ク９でリセットパルスを作ったｎ分周回路で、このｎ分
周回路８は並列データに同期した分周クロックによシ作
られたリセットパルスを含んだ分周回路である。１０は
周波数ｆのクロック、１１は逓倍回路である。
つぎにこの第１図に示す実施例の動作を説明する０
まず、直列−並列変換回路１によシ送出されたｎ種の並
列データをデータ処理系３−１において、前述の第５図
に示す１／ｆ ［。］周期のフレームフォーマット内の
補助データビット７に挿入する。
列データをデータ処理系３−１において、前述の第５図
に示す１／ｆ ［。］周期のフレームフォーマット内の
補助データビット７に挿入する。
つぎに、データ処理系３−２において、ｎ種の補助デー
タ信号と周期ｆ ／ｎ （ｓｅｅ）のクロック信号が送
出される。この周期ｆ ／ｎ （、）のクロックは逓倍
回路１１でｎ逓倍され、出力クロックとなる。
タ信号と周期ｆ ／ｎ （ｓｅｅ）のクロック信号が送
出される。この周期ｆ ／ｎ （、）のクロックは逓倍
回路１１でｎ逓倍され、出力クロックとなる。
そして、この並列−直列変換回路２に入力されるｎ相の
クロックは、ｎ種のデータと出力クロックの両方に位相
を同期させるために、ｎ分周回路８を第２図に示すよう
に、ｆ／ｎのクロックによシ形成されたリセットパルス
を用いて、初期化することによシ実現する。
クロックは、ｎ種のデータと出力クロックの両方に位相
を同期させるために、ｎ分周回路８を第２図に示すよう
に、ｆ／ｎのクロックによシ形成されたリセットパルス
を用いて、初期化することによシ実現する。
この第２図において、第１図と同一符号のものは相当部
分を示し、１２ａ〜１２ｄはＤ−７リツプ７０ツブ、１
３はリセットパルス作成回路である。
分を示し、１２ａ〜１２ｄはＤ−７リツプ７０ツブ、１
３はリセットパルス作成回路である。
以上説明したように、本発明によれば、並列−直列変換
部において、並列データに同期したクロックによシリセ
ットパルスを形成した分周回路を構成することによシ、
伝送路系における補助データ信号などの直列−並列変換
を行うことができるので、実用上の効果は極めて大であ
る。
部において、並列データに同期したクロックによシリセ
ットパルスを形成した分周回路を構成することによシ、
伝送路系における補助データ信号などの直列−並列変換
を行うことができるので、実用上の効果は極めて大であ
る。
第１図は本発明による直並列変換回路の一実施例を示す
構成図、第２図は本発明に用いる分周回路に係る部分を
抽出して示した構成図、第３図は従来の直並列変換回路
の一例を示す構成図、第４図は第３図の直並列変換回路
を伝送路系の補助データ信号の直列−並列、並列−直列
変換に応用した例を示す構成図、第５図は伝送路のフレ
ーム構成の一例を示す説明図である。 １・・・書面列−並列変換回路、２・φｅ・並列−直列
変換回路、３−１．３−２・−嗜・データ処理系、４・
・・・ｎ分周回路、５・・・・伝送路、８・・・・ｎ分
周回路、９・・・・周波数ｆ ／ ｎのクロック、１０
・・・・周波数ｆのクロック、１１・・・・逓倍回路、
１２ｔＬ〜１２ｂ＠・・・Ｄ−７リツプフロツプ、１３
１１・・・リセットパルス作成回路。
構成図、第２図は本発明に用いる分周回路に係る部分を
抽出して示した構成図、第３図は従来の直並列変換回路
の一例を示す構成図、第４図は第３図の直並列変換回路
を伝送路系の補助データ信号の直列−並列、並列−直列
変換に応用した例を示す構成図、第５図は伝送路のフレ
ーム構成の一例を示す説明図である。 １・・・書面列−並列変換回路、２・φｅ・並列−直列
変換回路、３−１．３−２・−嗜・データ処理系、４・
・・・ｎ分周回路、５・・・・伝送路、８・・・・ｎ分
周回路、９・・・・周波数ｆ ／ ｎのクロック、１０
・・・・周波数ｆのクロック、１１・・・・逓倍回路、
１２ｔＬ〜１２ｂ＠・・・Ｄ−７リツプフロツプ、１３
１１・・・リセットパルス作成回路。
Claims (1)
- 並列−直列変換部において、並列データに同期した分周
ブロックにより作られたリセットパルスを含んだ分周回
路を備え、伝送路系における補助データ信号を処理し得
るようにしたことを特徴とする直並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5894587A JPS63226121A (ja) | 1987-03-16 | 1987-03-16 | 直並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5894587A JPS63226121A (ja) | 1987-03-16 | 1987-03-16 | 直並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226121A true JPS63226121A (ja) | 1988-09-20 |
Family
ID=13098967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5894587A Pending JPS63226121A (ja) | 1987-03-16 | 1987-03-16 | 直並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226121A (ja) |
-
1987
- 1987-03-16 JP JP5894587A patent/JPS63226121A/ja active Pending
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