JPH02220144A - 機能検証回路シミュレータ - Google Patents
機能検証回路シミュレータInfo
- Publication number
- JPH02220144A JPH02220144A JP1042141A JP4214189A JPH02220144A JP H02220144 A JPH02220144 A JP H02220144A JP 1042141 A JP1042141 A JP 1042141A JP 4214189 A JP4214189 A JP 4214189A JP H02220144 A JPH02220144 A JP H02220144A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- simulator
- digital
- functional description
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はディジタル回路とアナログ回路が混在してい
る集積回路装置の検証を行なうシミュレータに関するも
のである。
る集積回路装置の検証を行なうシミュレータに関するも
のである。
従来の技術
ＬＳＩなどの集積回路の機能検証を含む種々の検証を行
なうためのシミュレータは、従来はディジタル回路部に
おいてもトランジスタレベルで回路シミュレーションを
行なっている。
なうためのシミュレータは、従来はディジタル回路部に
おいてもトランジスタレベルで回路シミュレーションを
行なっている。
なおトランジスタレベルではなく、より広いブロックに
ついて検証するシミュレータにおいても、素子モデルあ
るいはフィルタなどの関数ブロックしか扱えなかった。
ついて検証するシミュレータにおいても、素子モデルあ
るいはフィルタなどの関数ブロックしか扱えなかった。
発明が解決すべき問題点
したがって、多ゲートのロジック部を含むディジタル回
路とアナログ回路が混在するＬＳＩの検証においても全
てトランジスタレベルにしないとシミュレーションが行
えないので該ＬＳＩの＃！能検証には多大な時間を要し
ていた。
路とアナログ回路が混在するＬＳＩの検証においても全
てトランジスタレベルにしないとシミュレーションが行
えないので該ＬＳＩの＃！能検証には多大な時間を要し
ていた。
本発明は、アナログ・ディジタル混在回路全体の回路検
証速度を大幅に向上させることができる回路シミュレー
タの実現を目的としている。
証速度を大幅に向上させることができる回路シミュレー
タの実現を目的としている。
課題を解決する手段
上述の目的を達成するために、この発明のシミュレータ
はディジタル回路とアナログ回路が混在している回路装
置のシミュレータにおいて、ディジタル回路の少なくと
も一部を１ブロックとみなして、該ブロックの入力端子
、出力端子を指定し、該入力端子に印加する信号、出力
端子に得られる信号を示すデータを記述した機能記述を
該シミュレータに読み込み上記機能記述に記載された出
力端子に信号を出力して、この信号によりアナログ回路
のシミュレーションを行なうことを特徴とする。
はディジタル回路とアナログ回路が混在している回路装
置のシミュレータにおいて、ディジタル回路の少なくと
も一部を１ブロックとみなして、該ブロックの入力端子
、出力端子を指定し、該入力端子に印加する信号、出力
端子に得られる信号を示すデータを記述した機能記述を
該シミュレータに読み込み上記機能記述に記載された出
力端子に信号を出力して、この信号によりアナログ回路
のシミュレーションを行なうことを特徴とする。
作用
上述の構成により、ディジタル回路部については機能記
述にて指定されたブロック内の検証はトランジスタレベ
ルでは行なわず、該機能記述で指定された入力信号に対
応する出力信号が該ブロックの出力端子に短時間で得ら
れ、アナログ回路は、該ブロックの出力端子に得られた
信号にしたがって動作シミュレーションを行なう。この
様に指定されたブロックについてはトランジスタレベル
のシミュレーションは行なわないので、ディジタル回路
とアナログ回路の混在回路におけるディジタル部の機能
シミュレーションに要する時間を大幅に短縮できる。
述にて指定されたブロック内の検証はトランジスタレベ
ルでは行なわず、該機能記述で指定された入力信号に対
応する出力信号が該ブロックの出力端子に短時間で得ら
れ、アナログ回路は、該ブロックの出力端子に得られた
信号にしたがって動作シミュレーションを行なう。この
様に指定されたブロックについてはトランジスタレベル
のシミュレーションは行なわないので、ディジタル回路
とアナログ回路の混在回路におけるディジタル部の機能
シミュレーションに要する時間を大幅に短縮できる。
実施例
第１図に示す回路シミュレータ３０において、検証しよ
うとするＬＳＩ（大規模集積回路）に使用される素子名
、接続関係等の種々の仕様を記述したネットリストを該
シミュレータ３０に入力するネットリスト読込部３１に
は標準モデルについてのネットリストを読込む標準モデ
ル読込部３２と、たとえば表１と表２に示すような機能
記述を入力するユーザー指定機能記述読込部３３と、機
能記述をストアするユーザーライブラリ３４とを備えて
いる。
うとするＬＳＩ（大規模集積回路）に使用される素子名
、接続関係等の種々の仕様を記述したネットリストを該
シミュレータ３０に入力するネットリスト読込部３１に
は標準モデルについてのネットリストを読込む標準モデ
ル読込部３２と、たとえば表１と表２に示すような機能
記述を入力するユーザー指定機能記述読込部３３と、機
能記述をストアするユーザーライブラリ３４とを備えて
いる。
表１と表２は、たとえば第２図に示すように検証しよう
とする回路のうちディジタル回路５０をブロック化して
必要な入出力を機能記述したものである。ディジタル回
路５０はトランジスタ等により詳細な回路で構成される
がこれをブロックとして表わしてその入力端子１〜３、
出力端子４〜６にのみ着目している。
とする回路のうちディジタル回路５０をブロック化して
必要な入出力を機能記述したものである。ディジタル回
路５０はトランジスタ等により詳細な回路で構成される
がこれをブロックとして表わしてその入力端子１〜３、
出力端子４〜６にのみ着目している。
ディジタル回路５０のトランジェント動作をシミュレー
トするための制御を行なうトランジェント解析コントロ
ール部４０には標準モデル動作解析部４１と機能記述動
作解析部４２とを備えている。
トするための制御を行なうトランジェント解析コントロ
ール部４０には標準モデル動作解析部４１と機能記述動
作解析部４２とを備えている。
その他公知のＬＳＩ回路用シミュレータと同様にネット
リストチエツク部５１．Ｌｉの交流特性を解析するＡＣ
解析部５２、ＬＳＩの直流特性を解析するＤＣ解析部、
シミュレーション検証の結果をＣＲＴに表示しあるいは
プリンタに印刷する結果出力部５４、回路シミュレータ
メインコントロール部５５を備えている。
リストチエツク部５１．Ｌｉの交流特性を解析するＡＣ
解析部５２、ＬＳＩの直流特性を解析するＤＣ解析部、
シミュレーション検証の結果をＣＲＴに表示しあるいは
プリンタに印刷する結果出力部５４、回路シミュレータ
メインコントロール部５５を備えている。
表１
ＦＭＯＤＥＬ ｄｉｇｌ
ＩＮＰＵＴ 、１ ２ ３ ４
ＯＵＴＰＵＴ ５ ６
表２
ＭｏＤＥＬ ＮＡＭＥ
ＨＩＧＨＬＥＶＥＬ
Ｌｏｗ ＬＥＶＥＬ
ＴＨＲＥＳＨＯＬＤ
ＲＩＳＥ ＴＩＭＥ
ＦＡＬＬ ＴＡＭＥ
１ｇ１
５Ｖ（旧のときの電位）
ＯＶ（ＬＯのときの電位）
２．５Ｖ（入力信号のスレッシュホ
ールド電位）
５（出力信号の立ち上がり時間）
５（出力信号の立ち下がり時間）
ｉｆ（ＬＥＶＥＬ（ｌｏ）＝ ＝旧ＧＨｔｏ Ｌｏ）ｓ
ｅｔ ｏｕｔｐｕｔ（Ｏｏ、ｔｌｌ、１０）：上記に
おいて、旧、ＩＩＩＧＨはハイレベル、Ｌｏ、Ｌｏｗは
ローレベルを示す。
ｅｔ ｏｕｔｐｕｔ（Ｏｏ、ｔｌｌ、１０）：上記に
おいて、旧、ＩＩＩＧＨはハイレベル、Ｌｏ、Ｌｏｗは
ローレベルを示す。
表３
Ｙ＝Ｏ（０≦ｔ＜１０）
ｙ＝ｔ−１０（１０≦ｔく１５）
上記のシミュレータの動作を説明する。
いまたとえば第２図に示すようにディジタル回路５０と
アナログ回路６０を含む回路のネットリストがシミュレ
ータに入力されているものとする。
アナログ回路６０を含む回路のネットリストがシミュレ
ータに入力されているものとする。
そのときディジタル回路５０についてはｄｉｇｌという
ファイル名でユーザーファイル３４に記憶されているも
のとする。
ファイル名でユーザーファイル３４に記憶されているも
のとする。
いま第２図に示す回路に対して表１のような入力情報を
ユーザーファイル３４にストアしておくことにより、シ
ミュレータはノードｌ〜６を機能記述モデルのＩ１０ノ
ードと見なし、トランジェント解析時に機能記述実行に
用いるフラグとして上記ノード１〜６をユーザーファイ
ル３４に記憶しておく。
ユーザーファイル３４にストアしておくことにより、シ
ミュレータはノードｌ〜６を機能記述モデルのＩ１０ノ
ードと見なし、トランジェント解析時に機能記述実行に
用いるフラグとして上記ノード１〜６をユーザーファイ
ル３４に記憶しておく。
機能記述のフォーマットとしては、論理シミュレーショ
ンで用いる機能記述と概念的に同じものとし、第３図の
ような入出力期待パターンに対し、表２のように機能記
述を行う。表２のｉｆ文以下は、“１０ピンがＨｌから
ＬＯに立ち下がれば１０ｎｓ後にＯｏビンの出力が立ち
上がりを始める”ということを表している。第３図に照
らし合わせた場合、１０ｎＳはｔ０〜ｔＩまでの値であ
り、ＲＩＳＥ ’ｒＩＭＥ ５ｎｓはｔ＋ 〜ｔ
ｔまでの値を示す。
ンで用いる機能記述と概念的に同じものとし、第３図の
ような入出力期待パターンに対し、表２のように機能記
述を行う。表２のｉｆ文以下は、“１０ピンがＨｌから
ＬＯに立ち下がれば１０ｎｓ後にＯｏビンの出力が立ち
上がりを始める”ということを表している。第３図に照
らし合わせた場合、１０ｎＳはｔ０〜ｔＩまでの値であ
り、ＲＩＳＥ ’ｒＩＭＥ ５ｎｓはｔ＋ 〜ｔ
ｔまでの値を示す。
この表２の機能記述は、シミュレータがネットリストを
読み込んだ後、回路名ｄｉｇｌと同名のファイルから読
みとられ、表３の波形を表す時間関数の出力信号として
変換され、コンパイルされユーザーライブラリ３４にス
トアされる。
読み込んだ後、回路名ｄｉｇｌと同名のファイルから読
みとられ、表３の波形を表す時間関数の出力信号として
変換され、コンパイルされユーザーライブラリ３４にス
トアされる。
解析は、第２図のようにトランジェント解析部にコント
ロール部を設け、通常のマトリクス計算を行わせるか、
機能記述の動作に移るかを選択させる。標準モデルによ
るネットリストでは通常の演算を行い、各ステップで収
束が得られれば標準モデルの動作解析部を抜は出す。機
能記述のネットリストでは、トランジェント解析コント
ロール部４０が、コンパイルされた機能記述の動作をユ
ーザーライブラリ３４から呼び出し、表２にてスケジュ
ーリングされた値をディジタル回路５０の出力ノード４
，５．６に直接設定する。そして、この出力ノード４，
５．６に出力された値をアナログ回路６０に印加してシ
ミュレーションを行ない、該アナログ回路６０の動作機
能を検証する。
ロール部を設け、通常のマトリクス計算を行わせるか、
機能記述の動作に移るかを選択させる。標準モデルによ
るネットリストでは通常の演算を行い、各ステップで収
束が得られれば標準モデルの動作解析部を抜は出す。機
能記述のネットリストでは、トランジェント解析コント
ロール部４０が、コンパイルされた機能記述の動作をユ
ーザーライブラリ３４から呼び出し、表２にてスケジュ
ーリングされた値をディジタル回路５０の出力ノード４
，５．６に直接設定する。そして、この出力ノード４，
５．６に出力された値をアナログ回路６０に印加してシ
ミュレーションを行ない、該アナログ回路６０の動作機
能を検証する。
以上のように本発明によればアナログ・ディジタル混在
回路中のディジタル部をトランジスタレベルで扱わず第
２図に見られるような機能ブロックとして扱い、一方策
１図のように従来のシミュレータのブロック構成のうち
、ネットリスト読み込み部とトランジェント解析部にそ
れぞれ機能記述読み込み部と機能記述動作解析部を新た
に設け、入力ネットリスト部において機能記述のシンボ
ルが存在することを第１図に示すシミュレータ３０が認
識すれば機能記述の内容読み込みとそのコンパイルを行
い、全体のネットリストを機能記述部とその他に分けて
機能記述解析部で記憶させ、解析中、各ステップで機能
記述部、その他標準回路の動作にそれぞれ移る。機能記
述部では第３図のようなタイミングチャート中の入力信
号機能記述動作解析部でディジタル化して入力信号のＨ
ｒＬｏ変化による出力信号のスケジューリングを時間関
数として機能記述動作解析部に設定することにより、デ
ィジタル回路部の信号伝達時間を大幅に削減し、多ゲー
トロジックを含むアナログ回路の回路検証速度を大幅に
向上させるものである。
回路中のディジタル部をトランジスタレベルで扱わず第
２図に見られるような機能ブロックとして扱い、一方策
１図のように従来のシミュレータのブロック構成のうち
、ネットリスト読み込み部とトランジェント解析部にそ
れぞれ機能記述読み込み部と機能記述動作解析部を新た
に設け、入力ネットリスト部において機能記述のシンボ
ルが存在することを第１図に示すシミュレータ３０が認
識すれば機能記述の内容読み込みとそのコンパイルを行
い、全体のネットリストを機能記述部とその他に分けて
機能記述解析部で記憶させ、解析中、各ステップで機能
記述部、その他標準回路の動作にそれぞれ移る。機能記
述部では第３図のようなタイミングチャート中の入力信
号機能記述動作解析部でディジタル化して入力信号のＨ
ｒＬｏ変化による出力信号のスケジューリングを時間関
数として機能記述動作解析部に設定することにより、デ
ィジタル回路部の信号伝達時間を大幅に削減し、多ゲー
トロジックを含むアナログ回路の回路検証速度を大幅に
向上させるものである。
発明の効果
以上詳述したようにこの発明はディジタル回路とアナロ
グ回路が混在した集積回路の検証に際してシミュレータ
は機能記述で指定されたディジタル回路部をトランジス
タレベルの細部としてではなく、１つの機能ブロックと
して扱い、該ブロックの出力端子に機能記述で指定され
た信号を出力させて、この出力をアナログ回路に印加し
てアナログ回路を検証するようにしたから、ディジタル
回路のシミュレーションを高速で行えるようになり、し
たがって所要の信号をアナログ回路へ高速で伝達でき、
結果としてアナログ回路の検証をも高速化できる。
グ回路が混在した集積回路の検証に際してシミュレータ
は機能記述で指定されたディジタル回路部をトランジス
タレベルの細部としてではなく、１つの機能ブロックと
して扱い、該ブロックの出力端子に機能記述で指定され
た信号を出力させて、この出力をアナログ回路に印加し
てアナログ回路を検証するようにしたから、ディジタル
回路のシミュレーションを高速で行えるようになり、し
たがって所要の信号をアナログ回路へ高速で伝達でき、
結果としてアナログ回路の検証をも高速化できる。
第１図はこの発明の一実施例を示すブロック図、第２図
はディジタル回路とアナログ回路が混在する回路におい
て、ディジタル回路をブロック化した−例を示す回路図
、第３図は第２図のブロック化したディジタル回路にお
ける入力信号と出力信号の一例を示す波形図である。 １．２．３・・・入力ノード ４．５．６・・・出力ノード ３０・・・シミュレータ ３１・・・ネットリスト読込部 ３２・・・標準モデル読込部 ３３・・・ユーザー指定機能記述読込部３４・・・ユー
ザーライブラリ ４０・・・トランジェント解析コントロール部４１・・
・標準モデル動作解析部 ４２・・・機能記述動作解析部 ５０・・・ブロック化したディジタル回路６０・・・ア
ナログ回路
はディジタル回路とアナログ回路が混在する回路におい
て、ディジタル回路をブロック化した−例を示す回路図
、第３図は第２図のブロック化したディジタル回路にお
ける入力信号と出力信号の一例を示す波形図である。 １．２．３・・・入力ノード ４．５．６・・・出力ノード ３０・・・シミュレータ ３１・・・ネットリスト読込部 ３２・・・標準モデル読込部 ３３・・・ユーザー指定機能記述読込部３４・・・ユー
ザーライブラリ ４０・・・トランジェント解析コントロール部４１・・
・標準モデル動作解析部 ４２・・・機能記述動作解析部 ５０・・・ブロック化したディジタル回路６０・・・ア
ナログ回路
Claims (1)
- （１）ディジタル回路とアナログ回路が混在している回
路装置のシミュレータにおいて、ディジタル回路の少な
くとも一部を１ブロックとみなして、該ブロックの入力
端子、出力端子を指定し、該入力端子に印加する信号、
出力端子に得られる信号を示すデータを記述した機能記
述を該シミュレータに読み込み上記機能記述に記載され
た出力端子に信号を出力して、この信号によりアナログ
回路のシミュレーションを行なうことを特徴とする機能
検証回路シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042141A JPH02220144A (ja) | 1989-02-22 | 1989-02-22 | 機能検証回路シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042141A JPH02220144A (ja) | 1989-02-22 | 1989-02-22 | 機能検証回路シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220144A true JPH02220144A (ja) | 1990-09-03 |
Family
ID=12627665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042141A Pending JPH02220144A (ja) | 1989-02-22 | 1989-02-22 | 機能検証回路シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481484A (en) * | 1991-10-09 | 1996-01-02 | Hitachi, Ltd. | Mixed mode simulation method and simulator |
-
1989
- 1989-02-22 JP JP1042141A patent/JPH02220144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481484A (en) * | 1991-10-09 | 1996-01-02 | Hitachi, Ltd. | Mixed mode simulation method and simulator |
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