JPH07507407A - 集積回路を開発するプロセスとテスト・プラットフォーム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積回路を開発するプロセスとテスト・プラントフオーム発明の背景 １、発明の分野 発明は、複合常駐ソフトウェアを搭載する集積回路の開発に関する。

２　背景情報 今の半導体製造技術は、数多くの構成要素を同じスライスのモノクリスタル半導 体材料（シリコン、ガリウム、ヒ化物など）に集積することを可能にしている。

これは総合的な構成（例えばマイクロプロセッサ　）を意図する回路の製造を可 能にし、手沢用化された回路は其れらの使用を種々のアプリケーションに於いて 可能にする、プログラム設定可能メモリと固有の集積回路を搭載している。

発明は、特にＡＳＩＣ（アプリケーション指定集積回路）という言葉で知られて いる回路の開発に関する。

これらの構成要素は、その製作がコンピュータに依って支援され、周知の要素か ら設計されていて、価格／性能比率と其れらの信頼性の最適化を可能にする汎用 化に依り、設計時間が短縮されることを可能にする。

しかし、通常のＡＳＩＣ回路といま周知の其れらの回路の開発技術は、次に示す 理由から不十分であると言える。

−我々は、特に遠隔通信とデータ・プロセシングの分野に於いて、集積回路を使 用する装置流通業者のプロジェクト仕様の著しい進歩を、いま目の前で見ている 。この著しい進歩は次に示すことを要求する。

・更に高度の性能（更なる複合計算） ・更に大規模な集積度（専用製品で小消費電力で更なる自由を与える） ・更に安い価格（競争） −そのうえ、技術の進歩は、数多くのパワフルな計算とシュミレーション手段を 得ることと、高密度（０，５μｍ）で大型の集積回路の製作を可能にする。

これが我々がいま目の前で体験している理由である。

・幾つかの機能を搭載して同じ回路上で集積することと、コストの低減、全体的 な形状の縮小、信頼性と性能と装置の自由度の向上を可能にする、テークオフ式 のＡＳＩＧ回路（アプリケージ四ン指定集積回路） ・任意の他の方式（ハードウェアに於いてだけ）で実行できない複合計算動作を 行うことが希望される時に、更にプログラム設定可能な構成要素を搭載する、こ れらのＡＳＩＣ回路の複合度を高める。これらの計算動作は、従って、特殊命令 セットを用いて計算（加算、掛は算、桁送りなど）と入力−出力を実行できるマ イクロプロセッサまたはａｓｐ　（デジタル信号プロセッサ）を用いて実行され る。

従って、いま、ＡＳＩＣは同じ回路上で搭載されて製造されている（図１）。

・１つまたは複数のプログラム設定可能構成要素・　ＲＡＭ記憶装置 ・　ＲＯＭ記憶装置 ・管理や入力−出力などに固有の特殊周辺要素これらの構成に於いて、ＲＡＭと ＲＯＭメモリはソフトウェア機能と算法を実行するためにプログラム設定可能構 成要素に依って用いられている０周辺要素は、ＲＡＭメモリを用いて、プログラ ム設定可能構成要素と外部（すなわち、アプリケーションの残りの部分）とのイ ンタフェースを可能にする。

いわゆる“通常の”＾ＳＩＣ回路は、任意のプログラム設定可能構成要素がない 回路である。

このような通常のＡＳＩＣ回路の開発は、次に示す幾つかのステップ（図２に図 示されている）で行われる。

・制約条件（全体的な寸法形状や価格など）に従うプロジェクト仕様の立案（Ａ ） ・プロジェクト仕様に対応する回路の仕１　（Ｂ）・回路の試験性の検討（Ｃ） ・ファントリ・ライブラリを用いて回路のワークステーションの作成とシミュレ ーション手段（Ｄ）（“ハードウェア”回路の製造者）と、試験性検討から定め られた試験パターン（Ｇ）・マスクの生成と回路の製作（Ｅ） ・試験パターンを用いて回路の検証（Ｆ）。

もちろん、プログラム設定されたＡＳＩＣ回路は少なくとも１つのプログラム設 定可能構成要素を搭載していて、この構成要素は其の開発中にプログラム設定さ れる。

プログラム設定されたＡＳＩＣの通常の開発は次に示すステップを含んでいる。

・制約条件（全体的な寸法形状と価格など）に従うプロジェクト仕様の立案（Ａ ） ・プロジェクト仕様に対応する回路の仕１（１）、ハードウェアで実行された機 能とソフトウェアで実行された機能の選択・ハードウェア回路とソフトウェアの 試験性の検討（Ｊ）・ファントリ・ライブラリを用いて回路のモデルのワークス テーションの作成とシミュレーション（″ハードウェア”回路の製造者）と、試 験性検討から定められた試験パターン（Ｇ）・回路のモデルを用いてワークステ ーションに関する試験性検討から定められた試験パターンを用いてソフトウェア ・モジュールの試験手段の作成（Ｑ） ・マスクの生成と回路の製作（０） ・試験パターンを用いて回路の検証。

この周知の開発方法は次に示す問題をかかえている。

・回路を非常に長い処理時間のために全体的にシミュレーションできない、これ は検証が従って不十分になることを意味している、・開発コストが高（て許容で きない（１つのワークステーションに関係する係員を一人必要とする）、 ・それが要求する開発時間が長い（回路のモデルの製作とソフトウェアの書き込 みが逐次行われる）。

従って、図３に図示されるプロセスに従って、２つのステップで進めることが一 般的に好まれる。

一次に示すステップを含んでいる回路（開放バージョン）の第１のプログラム設 定されていないがプログラム設定可能なバージョンの製作（Ｒ） ・開放回路バージョンのモデルの作成とシミュレーション（Ｋ）・マスクの生成 と開放回路の製作（Ｌ）・開放回路の電気的な検証（Ｍ） 一試験ベンチを用いて、この回路と最終アプリケーションに於けるソフトウェア の書き込みと機能的な検証（Ｎ）（モデムや電話など） 一次に示すステップを含んでいるソフトウェア（閉止バージョン）を搭載してい て、コスト的に最適化された第２バージツン（１）の製作 ・閉止バージョンのマスクの生成と製作（０）・閉止回路の電気的な検証 ・試験ベンチを用いて最終アプリケーションに於ける機能的な検証。

回路をシミュレーションする際の問題を解決する、この対策は、特に次に示す他 の問題をかがえている。

−開発コストが、最終回路の開放バージョンの製作のために高い、−開発時間が 次に示す理由のために長い、・ソフトウェアを書き込む前に第１回路の製作を待 たなければならない、 ・使用する機能検証技術が、次に示す理由のためにソフトウェアの書き込みと試 験に通していない、 −機能検証結果が、アプリケーション＋＾ＳＩＣ回路＋ソフトウェア・アセンブ リの状態に関する全体的な情報だけしが示さないので、問題の性質を推定する必 要がある（ハードウェアとソフトウェアの問題を区別することが難しい）、 一渕定は、リアルタイムで統計的に行われるので、再現できず、そのために、訂 正の有効性を確認できない、−ソフトウェアの書き込み一検証ループ時間が長い （検証手順が数日間もかかる）、 一全でのモジュールが書き込まれる前に、ソフトウェアを部分的に試験できない （これらのモジュールは、従って、１つごトニ別々に検証できない）、 一検証ステップが長い、何故ならば、ソフトウェアが変更されるたびに、検証ス テップを完全に実施しなければならないので、コストも各々変更が行われるので 増加する。

設計中に、区別がプログラム設定されたＡＳＩＣ回路の３つの部分の間で行われ る、 一ハードウェア（入力−出力、管理周辺要素など）−濾過やデジタル圧縮などの 機能を保証する処理ソフトウェア−ハードウェアの管理とソフトウェア・モジュ ールの順序付けを保証する管理ソフトウェア。

発明の目的は、ソフトウェアとハードウェアが次に示す項目を考慮して平行して 開発されることにある、−最適と考えられるソフトウェア／ハードウェアの交換 の事前の選択を可能にすることに依って、回路のコストを低減する、−ソフトウ ェアとハードウェアを平行して開発することに依って、最終回路の開発時間を短 縮する。

発明の更なる目的は、 一更なる検証と調査手段（デバッグ）（従って、最適の適用範囲を与える）と低 コストの試験プラットフォーム（検証ベンチまたはワークステーションと違って 、このようなプラットフォームを幾つか備えることができる）を提案することに 依って、信転性を高め且つソフトウェアの開発を促す、 一中間回路の製作を避けて、開発コストを低減する（開放バージョン）ことにあ る。

発明の要約 本発明は、従って、アプリケーション専用であり、なおかっ、−信号プロセッサ ・コアと、 一管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リとＲＯＭメモリと、 −アプリケーションに固有の入力−出力管理周辺要素を同じチップ上に搭載して 、プログラム設定されたＡＳＩＣ集積回路を開発するプロセスに関する。

信号処理コアとＲＡＭメモリとＲＯＭメモリは、各り従来の個別構成要素に対応 している。

ハードウェアと管理ソフトウェアと其れらの間の相互作用は、ワークステーショ ンと試験パターンを用いてシミュレーシヨンに依って開発される（試験性検討） 。

発明に従って、処理ソフトウェアは、プラントフオームの制御とマイクロプロセ ッサとの試験の自動的な連鎖を可能にするインタフェース・ソフトウェアを用い て、少なくとも前述の個別構成要素を搭載する試験プラットフォーム上で開発さ れて試験される。

異なる好まれる実施例に於いて、発明のプロセスは、考えられる全ての技術的に 可能性のある組み合わせに準じて、次に示すステップを搭載している、 一処理ソフトウェアの開発と試験のために、プログラム設定されたＡＳＩＣ回路 のプログラム設定可能バージョン（開放）と試験プラットフォーム（このプログ ラム設定可能回路に適した）の製作、−全ての処理と管理ソフトウェアの検証の ために、回路のプログラム設定されたバージョン（閉止）と試験プラントフオー ム（この閉止回路に適した）の製作、 一アプリケーションに固有の人力−出力管理周辺要素と関係なしに、マイクロプ ロセッサと試験プラットフォームの間を直接伝わるデジタル・データ伝送機能を 搭載する試験プラットフォーム上で行われる試験、 一プログラムをマイクロプロセンサから試験プラットフォームのＲＡＭメモリに 遠隔ロードする機能と搭載するプラットフォーム上で行われる試験、 一シミュレーションまたは実験に依って、試験と其れらの結果のデータベースを マイクロプロセッサに設定、−試験結果とシミュレーションまたは過去の実験の 何れかに対応する推定結果（データベースに記憶されている）の比較、−処理ソ フトウェアで定められている試験ポイントと表示ポイントの作動（および作動解 除）、ＤＳＰ　（またはマイクロプロセッサ）のコアのメモリと主要レジスター の内容の表示と、ソフトウェアを検証するためにリアルタイムの内部と外部に於 ける其の実行を可能にする、管理ソフトウェア、 一試験プラットフオームの制御と処理ソフトウェアの連鎖を自動的にリアルタイ ム内部と外部の両方で可能にするインタフェース・ソフトウェア。

発明は、アプリケーション専用であり、なおかっ、−信号プロセッサ、 一管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リとＲＯＭメモリ、 −アプリケーションに固有の入力−出力管理周辺要素を同じチップ上に搭載して 、プログラム設定されたＡＳＩＣ集積回路を開発する試験プラットフォームに関 する。

本発明に従って、このプラットフォームは、信号プロセッサのコアとＲＡＭメモ リとＲＯＭメモリとデジタル・パスに各々対応する個別構成要素を搭載していて 、処理ソフトウェアがマイクロプロセッサから試験されることを可能にする。

本発明は、プログラム設定されたＡＳＩＣ集積回路のプログラム設定可能バージ テンとＲＡＭメモリと１２０Ｍメモリとデジタル・パスに各々対応する個別構成 要素を搭載していて、処理ソフトウェアがマイクロプロセッサから試験されるこ とを可能にする、このようなプラットフォームにも関している。

本発明は、プログラム設定されたＡＳＩＣ集積回路のプログラム設定されたバー ジョンとＲＡｌ’ｌメモリとデジタル・パスに各々対応する個別構成要素を搭載 していて、処理と管理ソフトウェアが最終的なアプリケーションと関連せずに検 証されることを可能にする、このようなプラットフォームに更に関している。

図面の簡単な説明 本発明は、ここで、添付の図面を参照しながら詳細に説明される。

図１は従来技術に従うプログラム設定可能ＡＳＩＣの略図であり、図２は従来技 術に従う通常の＾ＳＩＣ回路の開発の略図であり、図３は従来技術に従うプログ ラム設定されたＡＳＩＣ回路の開発の略図であり、 図４Ａと４Ｂと４０は本発明に従うプログラム設定された＾ＳＩＣ回路の開発の 略図であり、 図５は、ＤＳＰコアを搭載して、本発明に従う試験プラットフォームのｍ能的な 略図であり、 図６Ａと６Ｂは、図５のプラットフォームを作成するために用いられる構成要素 の全体的な略図を示し、図７Ａと７８はＰＣインタフェース・バスの詳細図であ り、図８Ａと８Ｂは制御レジスタの第１部の略図であり、図９Ａと９Ｂは制御レ ジスタの符号化モジュールを示し、図１０ＡとＩＯＢはコマンド・レジスタを示 し、図１１ＡとｌＩＢはＰＣインタフェースのアドレス・ゼネレータを示し、図 １２Ａと１２８はＲＡＭメモリを示し、図１３Ａと１３Ｂはマイクロプロセッサ を示し、図１４Ａと１４８はＤＳＰのアドレス解読モジュールを示し、図１５は 出力レジスタを示し、 図１６は入力レジスタを示し、 図１７Ａと１７Ｂはコンバータを示している。

好適な実施例の説明 図１に於いて、専用＾ＳＩＣタイプ集積回路１は、ｏｓｐ　（デジタル信号プロ セッサ）マイクロプロセッサ２と、プログラムの受取を意図するＲＯＭメモリ３ と、ＲＡＭメモリ４と、集積回路の入力−出力６が接続されている種々の固有要 素５を搭載している。

全てのこれらの要素は単一の回路に集積されることを意図している。

そのうえ、これらの要素の各々は、個別の状態で存在し、なおかつ、この状態で 他の要素と関係ない状態で既に完全に試験されている。

設計中に、区別が、プログラム設定された＾ＳＩＣ回路の３つの部分間で行われ る。

−ハードウェア（入力−出力や管理周辺要素など）、−濾過やデジタル圧縮など の機能を保証する処理ソフトウェア、−ハードウェアの管理とソフトウェア・モ ジエールの順序付けを保証する管理ソフトウェア。

ハードウェアと管理ソフトウェアおよび其れらの間の相互作用は、ワークスチー シランと試験パターンを用いてシミュレーションに依って開発される（試験性検 討）。

試験プラットフォームは、次に示す構成要素を搭載している。

−ＤＳＰまたはマイクロプロセッサ・コアから成る回路−ＲＡ門メモリ ーデジタル（およびアナログ）データ・パス−管理と試験ソフトウェア（プラッ トフォームに固有）−制御論理 一最終回路に集積されることを意図する考えられる周辺要素。

処理ソフトウェアが、開発されて、ＤＳＰ回路（ｏｓｐコア）と試験パターンを 用いて、試験プラットフォーム上で試験される。

プログラム設定されたＡＳＩＣ回路の開発は、従って、図４Ａと４Ｂと４０に図 示されているように、次に示すプロセスに従って実施される。

一制約条件（全体的な形状や価格など）に従うプロジェクト仕様の立案（Ｈ）、 一プロジェクト仕様に対応する回路の仕様と、ハードウェアと処理ソフトウェア と管理ソフトウェアの定義（１）、−ハードウェア回路とソフトウェア試験性検 討（Ｊ）、−ファントリ・ライブラリ（“ハードウェア”回路の製造者）と試験 性検討に依って定められた試験順序付けを用いてワークステーションの回路の製 作とシミュレーション（Ｓ）、−試験性検討に依って定められた試験順序付けを 用いて、ワークステーションの管理ソフトウェアの作成とシミュレーション（Ｑ ）、−ソフトウェア・モジュールとユニットの作成と、試験性検討に依って定め られた試験順序付けＱａを用いて試験プラットフォームの全体的な試験（最終ア プリケーションと異なる）（Ｔ）、−ハードウェアとソフトウェア選択の検証（ Ｕ）。

この検証は、処理ソフトウェアと管理ソフトウェアを搭載するアプリケーション ・ソフトウェアの一体化を可能にする。

図４Ｂに図示されている動作は、アプリケーション・ソフトウェアを開放回路上 で検証するために処理できる。そのために、・開放回路１ａのマスクが生成され て、この回路が作成され、電気的な検証は試験パターンＱｂを用いて実行されて （Ｖ）、・アプリケーション・ソフトウェアの検証が開放回路を用いて試験プラ ントフオーム上で実行される（Ｗ）。

閉止回路の検証は、ここで図４０に図示されているように、アプリケーション・ ソフトウェアを用いて実行され、・閉止回路１ｂのマスクが生成されて、この回 路が作成され、電気的な検証が実行され（Ｘ）、 ・アプリケーション・ソフトウェアＱｂの試験パターンに依る検証は閉止回路を 用いて試験プラットフォーム上で実行される（Ｙ）。

もちろん、動作（Ｘ）と（Ｙ）は、必要な検証が得られるまで繰り返されなけれ ばならない。

ハードウェアと管理ソフトウェアの作成は、この場合、処理ソフトウェア・モジ ュールの作成と同様に行われることができる。これは、時間を節約し、なおかつ 、マスクが生成される時間までに回路を最適にする（仕様の訂正）ことを可能に する。

本発明の成る実施例に於いて、特に最終回路の周辺要素が個別構成要素を用いて 試験プラットフォーム上で容易にエミュレートできない場合に、第２の試験プラ ットフォームは、第１と同様に、しかし、シミュレーションを除いた管理ソフト ウェアを検証するために最終回路のプログラム設定可能バージョンを用いて作成 できる。この場合、周辺要素と考えられる制御論理は回路に一体化される（最終 回路のプログラム設定可能バージョン）。

別の特定の実施例に於いて、第３の試験プラットフォームは、第２と同様に、し かし、最終回路と其のソフトウェア（管理と処理）を検証するために最終回路（ プログラム設定された）を用いて作成される。この場合、 −周辺要素と考えられる制御論理は回路に一体化される、−管理ソフトウェアは 試験プラットフォームと最終アプリケージ５ンを管理できなければならない。

本発明は従ってプログラム設定されたＡＳＩＣ回路を開発するためのプロセスに 関連していて、そこでは、固有の試験プラットフォームは、このソフトウェアを ＡＳＩＣ回路が使用可能になる前に開発するために且つ開放回路のマスクを作成 することを防止するために、最終アプリケ−シランと異なる、処理ソフトウェア の書き込みと試験のためのプログラム設定可能回路のコアから製作された回路を 備えて製作される。

試験プラットフォームは、次に示す構成要素を搭載して構築される。

−ＤＳＰ　（またはマイクロプロセッサ）のコアを用いて製作された回路、 −ＲＡ？’ｌメモリまたはＲＯＭメモリあるいはその両方、−デジタル（および アナログ）データ・バス、−管理と試験ソフトウェア（プラットフォームに指定 の）、−制御論理、 一最終回路に一体化されることを意図された考えられる周辺要素。

ＤＳＰ　（またはマイクロプロセッサ）のコアを用いて製作された回路は、最終 的にプログラム設定された回路が使用可能になる前に、試験パターンを用いて処 理ソフトウェアの機能の開発と試験を可能にする（検証と非回帰性試験のための カードの使用を参照）。

ＲＡＭメモリは、プログラム（および其れらの係数）の容易なロードを可能にし 且つ作動領域として用いられる。ＲＯＭメモリは、ＲＡＭメモリの一部を置換す ることに依って、ソフトウェアの特定のバージテンを記憶し且つ試験するために 使用できる（保存）。

管理ソフトウェアを用いて、デジタル・データ・バスは、処理ソフトウェアが必 要とするデータをアプリケーションが必要とする場合に送信し、なおかっ、応答 をこの処理ソフトウェアからデジタル形式で回復するために用いられる。アナロ グ・バスは、信号を入手し且つ試験ベースを其れらから構築するために且つ処理 ソフトウェアから始まる信号を記憶するために加えられることができる。

管理ソフトウェアは、処理ソフトウェアで定められた試験と表示ポイントの作動 （および作動解除）、ｏｓｐ　（またはマイクロプロセッサ）のコアのメモリと 主要レジスタの表示、リアルタイム内部と外部の処理ソフトウェアの実行（それ を検証するために）を可能にする。

ＤＳＰ　（またはマイクロプロセッサ）のコアが構成され且つ指令が其こに送ら れることを可能にする、このプラットフォームの制御論理は、このソフトウェア のアプリケーションに依って行われる要求を、できるだけ正確にエミュレートす るために、最終的なアプリケーションと類似していなければならない。

数多くのケースに於いて、最終回路に一体化される周辺要素の一部が、使用でき るか、または個別構成要素（シリアル連結、アナログ−デジタル／デジタル−ア ナログ・コンバータなど）を用いて単純に製作できる。これらの周辺要素をプラ ットフォーム上で機能的にエミュレートすることに依って、試験プラットフォー ム上で得られたソフトウェア動作（管理＋処理ソフトウェア）は、アプリケーシ ョン上で得られた動作と非常に似たものになる。

試験プラットフォームは、シミュレーションを除いた管理ソフトウェアを試験す るために、最終回路のプログラム設定可能バージロンを用いて効果的に作成され る（すなわち、全ての周辺要素を使用するが、ＲＯＭの代わりにＲＡＭを用いる ）。

好都合に、試験プラットフォームも、この回路を最終アプリケーションと関係な しに試験するために、最終回路を用いて作成される。

このプラットフォームは最終アプリケーションと同じ制御論理を使用するので、 管理ソフトウェアは試験プラットフォームとアプリケーションを管理できる。こ の場合、周辺要素と考えられる制御論理は最終回路にある。

管理ソフトウェアは、試験プラットフォームの資源に対するアクセス、処理ソフ トウェアで定められた試験と表示ポイントの作動、ＤＳＰ　（またはマイクロプ ロセッサ）のコアのメモリと主要レジスタの表示、リアルタイム内部と外部に於 ける処理ソフトウェアの実行（それを検証するために）を可能にして作成される 。

このプラントフオームは、プラットフォームの資源と管理ソフトウェアとの対話 を管理する、インタフェース・ソフトウェアを介してマイクロコンピュータから 好都合に制御される。このインタフェース・ソフトウェアも、マイクロコンビエ ータのハードディスクに記憶されている予め設定されたデジタル試験パターンを 用いし、処理ソフトウェアの検証と自動非回帰制御を可能にする。このインタフ ェース・ソフトウェアは、回路上で作動するアプリケーションの一部をエミュレ ートすることもできる（例えば、そのソフトウェアを搭載するマイクロコンピュ ータ）。

マイクロコンビ二一夕のインタフェース・ソフトウェアは、試験プラットフォー ムの資源に対するアクセスを与えるほかに、マイクロコンピュータのハードディ スクに記憶されているデジタル試験パターンを用いて、処理ソフトウェアの検証 と自動非回帰制御を可能にして製作される。このインタフェース・ソフトウェア は、回路上で作動するアプリケーションの一部をエミュレートすることもできる （例えば、そのソフトウェアを搭載するマイクロコンピュータ）。

従って、試験プラントフオームはＤＳＰコア５Ｔ１８９３２がら製作された（ボ ードＰＣ−５Ｔ９３２）。このプラットフォーム上で、デジタル・データ・バス はＦＩＦＯ（先入れ先出し方式）から作成され、制御論理はメールボックスを搭 載していて、電話専用デジタル−アナログ／アナログ−デジタル・コンバータが 加えられている。補助コンバータは信号をオソシロスコープに表示するために用 いられる。

このプラントフオームは図５に図示されていて、集積回路２は其の演算論理ユニ ット（ＡＬＩＪ）　２１とＲＡＭメモリ２２と２３から表されている。

集積回路２は、データの記憶を意図されたＲＡＭ　４をエミュレートする読取− 書込みメモ１月１２と、ソフトウェアがロードされることを可能にするＲＯＭメ モリ３をエミュレートする読取−書込みメモリ１１１に関連している。

（先入れ一先出しの）　ＦＩＦＯレジスタ７１と７２は、データの転送を、一方 でＤＳＰからマイクロコンピュータ７２に、他方でマイクロコンピュータ７２か ら［１ＳＰ７１に保証する。

部品５と６のエミュレーシツンは、人力−出力６１と６２との連結を保証するコ ンバータフに依って、且つコマンドと状況レジスタとして指定されたレジスタ８ １に依って保証されて、マイクロコンピュータまたは別のマイクロプロセッサと の対話を可能にする。

レジスタ８２は、試験プラットフォームの作動がマイクロコンピュータから制御 されることを可能にする。

マイクロプロセッサ２はローカル・バス９１の集積回路の他の要素と通信する。

インタフェース・バス９２は、ソフトウェアをマイクロコンピュータから読取− 書込みメモ１月１１にロードし且つデータを集積回路２とマイクロコンピュータ の間で交換するために用いられる。

集積回路の異なる要素は、データ・バス９１と９２にインタフェース１０１〜１ １０に依って連結されている。

ＤＳＰ／集積回路２はローカル・バス９１にインタフェース１０１に依って連結 されている。

外部読取−書込みメモリ１１２はローカル・バス９１にインタフェース１０２に 依、て連結されている。

コンバータ７はローカル・バス９１にインタフェース１０３に依って連結されて いる。

ＦＩＦＯ人力レジスタ７１はローカル・バス９１にインタフェース１０４に依っ て連結されている。

ローカル・バス９２はＦＩＦＯ入カレシカレジスタフ１タフェース１０５に依っ て連結されている。

ＦＩＦＯ出力レジスタ７２はローカル・バス９１にインタフェース１０６に依っ て連結されている。

ＰＣインタフェース・ローカル・バス９２はＦＩＦＯ出力レジスタ７２にインタ フェース１０７に依って連結されている。

コマンド・レジスタ８１はローカル・バス９１にインタフェース１０８に依って 連結されている。

バス９２はコマンド・レジスタ８１にインタフェース１０９に依って連結されて いる。

バス９２はコマンド・レジスタ８２にインタフェース１１０に依って連結されて いる。

マイクロコンピュータ３００は異なるインタフェース１０１−１１０を試験する ために用いられる。

ソフトウェア試験は長い計算と長い処理時間を要求するＶＨＤＬ　（非常に長い 開発言語）を用いて普通では実行されるが、発明は、これらの動作を短時間で限 られた計算能力を用いて実行できる。

マイクロコンピュータ３００は、適切なソフトウェアを用いて、ＲＯＭメモリ３ に常駐することを意図されたソフトウェア（アセンブリ、連結編集）を作成する ためにも使用できる。

マイクロコンピュータ３００は、ＲＯＭメモリ３に常駐することを意図され、ワ ークステーション上でＶＨＤＬタイプ・モデルの回路を用いて普通では実行され 且つ長い処理時間を要求する、ソフトウェアの試験を実行するために、インタフ ェース・ソフトウェアと共に用いられる。これらの試験は更にリアルタイムで実 行できるが、回路がモデルでシミュレーションできない時に実行できない。

第１ステツプで、実行可能ファイルは、ＲｏＰＩメモリ３に記憶されているソフ トウェアのソース・ファイルと共に、このマイクロコンピュータをできるだけ用 いて生成される。サポート（ハードディスク、ディスケット、光学的ディスク） に記憶されていて且つマイクロコンピュータからアクセスできる、この実行可能 ファイルは、ＲＯＭメモリ３の役割を行う読取−書込みメモ１月１１にロードさ れる。

インタフェース・ソフトウェアは、異なる試験を連鎖し、なおかつ、Ｉ？ＯＭメ モリ３に記憶されているソフトウェアを最終アプリケーションの検証と関係なし に検証するために、得られた結果と試験ベースに記憶されている推定結果を比較 するために使用できる。

このＤＳＰ　Ｓ？１８９３２から生成された試験プラントフオームが図６〜１７ に詳細に図示されている。

接続は、電気的な接続に依って連結されている２つの構成要素のビンに対して同 じ名称を用いて、一般的な状態でマークされている。

複数の平行する接続は括弧の前に其れらの名称に依ってマークされ、ゼロは最初 の連結を意味し、２つのピリオドが最後の連結の数の前ニアリ、ソシテ括弧が続 く、例えばＤＰＣ［０，，１５］、　ＰＤＳＰ［Ｏ，，７］などのようになる。

図６Ａと６Ｂに於いて、構成要素は図５に図示されている同じ参照数字を用いて マークされている、すなわち、２はＤＳＰを、７はコンバータを、７２は出力レ ジスタを、７１は入力レジスタである。

異なる図解表現の場合、図５の一部の機能要素は、図６Ａと６Ｂの１つの同じ要 素と対応していない。

例えば、バス９２０機能はＰＣインタフェース１２０とアドレス・ゼネレータ１ ２１に依って部分的に満足される。同様に、制御レジスタ８２の機能はレジスタ １２２と解読装置１２３に依って部分的に満足される。

同様に、ＤＳＰ１２４のアドレス解読装置は図５に図示されていない。

図７〜１７に詳細に図示されているように、各々構成要素の参照数字は其れを表 す符号の上部に、そのタイプが下部に付記されている。

構成要素のタイプの参照数字はＳＧＳ　−ＴＨＯＭＳＯＮに依って用いられてい る販売用の参照数字である。

ＨＣＴ２４５は３−状態バス送信器である。

ＣＤは、値が概略的に指定されているコンデンサを示す。

５−１３は２０ピンのセットを示す。

ＭＥＭＰはＲＡ？ＩＡＴリである。

ＨＣＴ３７３は３−状態フリップフロップである。

ＨＣＴ３２は論理機能である。

ＨＣＴＯ２はＮＯＲ論理機能である。

門に４５０３は先入れ一先出しレジスタである。

ＨＣＴ１６１は２進カウンタである。

５ＩＬ２はレジスタ・アレイである。

ＰＣＡＴＢＵＳはＩＢＭ−ＰＣＡＴ−コンパチブル・マイクロコンピュータのバ ス・コネクタである。

７４０５はオープン・コレクタ反転バッファである。

ＨＣＴ１５７はマルチプレクサである。

ＨＣＯ３はＡＮＤ論理機能である。

ＨＣＴ１３８は解読器である。

ＨＣＴＯＯはＮＡＮＤフリップフロップである。

ＬＭ７８０５は電圧レギュレータである。

ＴＳ７５４２＾／Ｄ、　Ｄ／＾コンバータである。

ＤＩＣＡ２は２ピンのセットである。

ＤＩＣＡ４は４ピンのセットである。

ＤＩＣ１４は１４ピンのセットである。

ＨＣ７６８Ｂは８−ビット・コンパレータである。

集積回路が使用できる時に、その作動と電子カードの作動を比較して、続いてこ のセットの要素を推定から試験することができる。

５７１８９３４プログラム設定可能＾ＳＩＣ回路も、次のＡＳＩＣ部品を搭載し て製作される。

アナログ／デジタル・コンバータ、 デジタル／アナログ・コンバータ、 ＤＭＡ　（ダイレクト・メモリ・アクセス）ブロック、（ＡＲＡＦｌタイプの） 動的記憶装置の管理を可能にするブロック、静的記憶装置、 読取専用メモリ（ＲＯＭ）、 メールボックス。

試験プラットフォームも５Ｔ１Ｂ９３４回路から製作される（カードＰＣ−５Ｔ ９３４）、この試験プラントフオームはＤＳＰコアから製作されたプラントフオ ームと同じデジタル・バスと同じ制御論理を搭載している。コンバータ７は削除 されて５Ｔ１８９３４回路にある。

管理ソフトウェアも各々試験プラットフォームに対して作成された。この管理ソ フトウェアは、次に示す機能を可能にする。

−試験と表示ポイントの作動（および作動解除）、−リアルタイム内部と外部に 於ける処理ソフトウェアの実行、−メモリと主要レジスタの内容の表示、−デジ タルとアナログ・データ・パスと、試験プラットフォームまたは回路あるいはそ の両方の周辺要素に対するアクセス。

インタフェース・ソフトウェアも異なるプラットフォームに相応して作成された 。このソフトウェアは、処理ソフトウェアの自動検証を予め設定された試験パタ ーンを用いて可能にする。それは、デジタル・パス上で受け取られたデータが、 マイクロコンピュータのハードディスクに記憶され、データがハードディスクか ら読み取られて試験プラントフオームのデジタル・パスに送られることも可能に する。それは、使用するプラットフォームから事実上独立しているので、１つの 共通する人間−機械インタフェースを異なるプラントフオームに相応して備える こともできる。

プログラム設定された固をの集積回路の開発は、次に示すステップに従って行わ れる。

一ユーザの制約条件（全体的な形状や価格など）に従うプロジェクト仕様の立案 、 一プロジェクト仕様に対応する回路の仕様、すなわち、ハードウェアと処理ソフ トウェアと管理ソフトウェアとインタフェース・ソフト、ウェアの定義、 一回路と其のハードウェア構成要素とソフトウェアの試験性検討、−試験性検討 に相応して定められた試験を用いて、ワークステーションの管理ソフトウェアの 作成とシミュレーション、−試験性検討から定められた試験を用いて、試験プラ ットフォームに関するソフトウェア・モジュールとユニットと全体的な試験性の 設定、 −マスクの生成と回路の製作、 一試験を用いる回路の検証。

、異なる要素の選択と機能の構成と其れらの相互接続は、ＡＳＩＣが設計された 時に機能のブロックごとの定義に基づいて行われた。

集積回路の開発（ワークステーションや配置や経路制御や製作に関する設計や機 能シミュレーションや安定性検討などの検証）と平行して、電子カードが、個別 構成要素をグループ化し、なおかつ、それらを各々１つが既に定められた機能を 完全に満たすようにして連結して作成される。

更に、この電子カードは、マイクロコンビエータとインタフェースするためにソ フトウェアに付随している。

このマイクロコンピュータは、集積回路の環境のシミュレーションを、従来の個 別構成要素に依って実行できない機能を実行し、ＲＯＭメモリ３にロードされる ソフトウェアの作成を可能にし、実行するソフトウェア機能とソフトウェア／ソ フトウェアとハードウェア／ハードウェア・インタフェースの試験の設計と作成 を可能にし、使用可能になると集積回路上で使用できて実施される試験のデータ ベースを形成することに依って可能にする。

従って、集積回路とソフトウェアの主な固有の感知可能ポイント（ＩＩ能とイン タフェース）は、大型のマシンとワークステーション上でだけ使用できるパワフ ルな処理手段の活用を要求する、特に長くて複雑な試験を必要とせずに、限られ た手段を用いて試験できる。

発明のプロセスと電子カードは、種々の集積回路の試験と開発に適応され用いら れることができる。

このようにして処理できる集積回路の種類の事例は、圧縮データ表現スピーチと モデムと画像圧縮を意図された事例を含んでいる。

前述の開発事例は、音声信号の圧縮と圧縮解除機能を搭載するソリッドステート 電話応答マシンを製作するために用いられていた。

具体的に実現された１つまたは複数のプラットフォームは、マイクロプロセッサ に依って行われた処理が、基準スピーチ・サンプルまたは異なる構成（ＤＳＰだ け、開放されたＡＳＩＣ、閉止されたＡＳＩＣ）の検討から監視されることを可 能にし、音声サンプルは基準サンプルまたはランダムに決定されるサンプルの何 れかになる。

全てのこれらのケースに於いて、音声パターンは、サンプル抽出されてデジタル 化され、なおかっ、それらを表すデジタル化された情報が、必要に応じて頻繁に 正確に再生され且つ希望された形状の処理レベルで導かれるようにして、マイク ロコンピュータのメモリに置かれることができる。

特許請求の範囲で述べられる技術的特性の後に挿入される基準符号は、前述の特 許請求の範囲の理解を容易にするためにだけ使用するものであり、それらの範囲 を制限するものでない。

回路○Ｋ ＦＩＧ、　２ アプリケーションソフトウェアの一体化（処理＋管理）Ｆ旧、４ハ ＦＩＧ、　４Ｂ アプリケーションソフトウェアが有効な閉止△ＳＩＣＦ１ロ’１７Ａ 補正書の翻訳文提出書 （特許法第１８４条の８） 平成６年１１月２８日

Claims (12)

【特許請求の範囲】
1. １．アプリケーション専用であり、なおかつ、−信号プロセッサ・コアと、 −管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リとＲＯＭメモリと、 −アプリケーションに固有の入力−出力管理周辺要素を同じチップ上に搭載して 、プログラム設定されたＡＳＩＣ集積回路を開発するためのプロセスであって、 信号プロセッサとＲＡＭメモリとＲＯＭメモリは従来の個別構成要素に各々対応 していて、 そこでは、処理ソフトウェアは、ＡＳＩＣ回路のプログラム設定可能バージョン の作成前に少なくとも部分的に、少なくとも前記の個別構成要素を搭載する試験 プラットフォーム上で、プラットフォームが制御されることと且つマイクロコン ピュータからの試験の自動連鎖を可能にするインタフェース・ソフトウェアを用 いて開発され試験される、前記のプロセス。
2. ２．プログラム設定されたＡＳＩＣのプログラム設定可能バージョン（開放）と 試験プラットフォーム（このプログラム設定可能集積回路のための）は処理ソフ トウェアを開発し試験するために作成される請求項１に記載の集積回路開発プロ セス。
3. ３．集積回路のプログラム設定されたバージョン（閉止）と試験プラットフォー ム（この閉止集積回路のための）は全ての処理と管理ソフトウェアを検証するた めに作成される請求項１に記載の集積回路開発プロセス。
4. ４．試験プラットフォーム上で行われる試験は、ダイレクト・デジタル・データ 通信をマイクロコンピュータと試験プラットフォームの間で、アプリケーション に固有の入力−出力管理周辺要素と関係なしに搭載している、請求項１から３の 何れかに記載の集積回路開発プロセス。
5. ５．試験プラットフォーム上で行われる試験はプログラムをマイクロコンピュー タから試験プラットフォームのＲＡＭメモリに遠隔ロードすることを含んでいる 、請求項１から４の何れかに記載の集積回路開発プロセス。
6. ６．シミュレーションまたは実験に依って、試験と其れらの結果のデータベース がマイクロコンピュータに組み込まれる、請求項１から５の何れかに記載の集積 回路開発プロセス。
7. ７．試験から得られた結果とシミュレーションまたは過去の実験の何れかに対応 する推定された結果（データベースに記憶されている）が比較される、請求項６ に記載の集積回路開発プロセス。
8. ８．管理ソフトウェアが、処理ソフトウェアで定められた試験と表示ポイントの 作動と作動解除、ＤＳＰ（またはマイクロプロセッサ）のコアのメモリと主要レ ジスタの内容の表示、ソフトウェアを検証するためにリアルタイムの内部または 外部の何れかに於いて前記のソフトウェアの実行を可能にする、請求項１から７ の何れかに記載の集積回路開発プロセス。
9. ９．インタフェース・ソフトウェアが試験プラットフォームの制御と処理ソフト ウェアの試験の連鎖を自動的にリアルタイムの内部と外部で可能にする、請求項 １から８の何れかに記載の集積回路開発プロセス。
10. １０．アプリケーション専用であり、なおかつ、−信号処理コア（２）と、 −管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リ（４）とＲＯＭメモリ（３）と、−アプリケーション（５）に固有の入力−出 力管理周辺要素を同じチップ上に搭載して、プログラム設定されたＡＳＩＣ集積 回路（１）を開発するための試験プラットフォームであって、そこでは、それは ＲＡＭメモリ（４）とＲＯＭメモリ（３）とデジタル・バスに各々対応する個別 構成要素を搭載していて、処理ソフトウェアがマイクロコンピュータから試験さ れることを可能にする、前記の試験プラットフォーム。
11. １１．アプリケーション専用であり、なおかつ、−信号プロセッサ・コア（２） と、 −管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リ（４）とＲＯＭメモリ（３）と、−アプリケーション（５）に固有の入力−出 力管理周辺要素を同じチップ上に搭載して、プログラム設定されたＡＳＩＣ集積 回路（１）を開発するための試験プラットフォームであって、信号プロセッサと ＲＡＭメモリとＲＯＭメモリは従来の個別構成要素に各々対応していて、 そこでは、それはプログラム設定可能ＡＳＩＣ集積回路のプログラム設定可能バ ージョンとＲＡＭメモリ（４）とデジタル・パスに各々対応する個別構成要素を 搭載していて、マイクロコンピュータからＲＯＭメモリ（３）に存在することを 意図されたソフトウェアの試験を可能にする、前記の試験プラットフォーム。
12. １２．アプリケーション専用であり、なおかつ、−信号プロセッサ・コア（２） と、 −管理ソフトウェアと処理ソフトウェアを受け取ることを意図されたＲＡＭメモ リ（４）とＲＯＭメモリ（３）と、−アプリケーション（５）に固有の入力−出 力管理周辺要素を同じチップ上に搭載して、プログラム設定されたＡＳＩＣ集積 回路（１）を開発するための試験プラットフォームであって、そこでは、それは プログラム設定されたＡＳＩＣ集積回路のプログラム設定されたバージョンとＲ ＡＭメモリ（４）とデジタル・バスに各々対応する個別構成要素を搭載していて 、ＲＯＭメモリ（３）に存在するアプリケーション・ソフトウェアの検証を最終 アプリケーションと関係なしに可能にする、前記の試験プラットフォーム。