JPH02220160A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH02220160A JPH02220160A JP4229089A JP4229089A JPH02220160A JP H02220160 A JPH02220160 A JP H02220160A JP 4229089 A JP4229089 A JP 4229089A JP 4229089 A JP4229089 A JP 4229089A JP H02220160 A JPH02220160 A JP H02220160A
- Authority
- JP
- Japan
- Prior art keywords
- adapter
- address
- adapters
- bus
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 title claims description 10
- 238000012856 packing Methods 0.000 abstract 3
- 238000012790 confirmation Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１丘欠１
本発明は情報処理システムに関し、特にＣＰＵ（中央処
理装置）によって制御されるバスインタフェースに多数
のＩ／Ｏアダプタが接続された情報処理システムに関す
る。
理装置）によって制御されるバスインタフェースに多数
のＩ／Ｏアダプタが接続された情報処理システムに関す
る。
良米韮韮
従来、この種の情報処理システムにおいては、ＣＰＵか
らＩ／Ｏアダプタへのコマンド送出後、Ｉ／Ｏアダプタ
がバスインタフェース（以下バスとする）に実装されて
いれば、Ｉ／ＯアダプタからＣＰＵにアクノウリッジ（
Ａ ＣＫ ； ａｃｋｎｏｗｌｅｄ。
らＩ／Ｏアダプタへのコマンド送出後、Ｉ／Ｏアダプタ
がバスインタフェース（以下バスとする）に実装されて
いれば、Ｉ／ＯアダプタからＣＰＵにアクノウリッジ（
Ａ ＣＫ ； ａｃｋｎｏｗｌｅｄ。
ｅ）信号（以下応答確認信号とする）が送出されること
により、バスに接続されるＩ／Ｏアダプタの認識が行わ
れていた。また、Ｉ／Ｏアダプタがバスに実装されてい
なければ、バスタイムアウトがＣＰＵに報告されていた
。
により、バスに接続されるＩ／Ｏアダプタの認識が行わ
れていた。また、Ｉ／Ｏアダプタがバスに実装されてい
なければ、バスタイムアウトがＣＰＵに報告されていた
。
Ｉ／Ｏアダプタに対応するＩ／Ｏアドレスは夫”々Ｉ／
Ｏアダプタ上に設けられたディップスイッチなどにおい
て人手によって設定されており、バスに接続されるＩ／
Ｏアダプタ毎に前もって設定する必要があった。
Ｏアダプタ上に設けられたディップスイッチなどにおい
て人手によって設定されており、バスに接続されるＩ／
Ｏアダプタ毎に前もって設定する必要があった。
このような従来の情報処理システムでは、バスに接続さ
れたＩ／Ｏアダプタの認識が前もって行われず、ＣＰＵ
から発行されたコマンドに対する応答確認信号がＩ／Ｏ
アダプタから送られてくることによって、バスに接続さ
れたＩ／Ｏアダプタの認識が行われていたので、Ｉ／Ｏ
アダプタがバスに接続されていない場合にはバスタイム
アウトとなって、ＣＰＵ側がストール状態と′なってし
まっていた。このストール状態で引続いてプログラムを
実行することは不可能であり、システム自体を再立上げ
しなければならないという欠点がある。
れたＩ／Ｏアダプタの認識が前もって行われず、ＣＰＵ
から発行されたコマンドに対する応答確認信号がＩ／Ｏ
アダプタから送られてくることによって、バスに接続さ
れたＩ／Ｏアダプタの認識が行われていたので、Ｉ／Ｏ
アダプタがバスに接続されていない場合にはバスタイム
アウトとなって、ＣＰＵ側がストール状態と′なってし
まっていた。このストール状態で引続いてプログラムを
実行することは不可能であり、システム自体を再立上げ
しなければならないという欠点がある。
また、Ｉ／Ｏアドレスの設定においても、Ｉ／Ｏアダプ
タ上に設けられたデイツプスイッチなどにおいて人手に
よって設定しているので、Ｉ／Ｏアドレスの誤設定など
によりバスタイムアウトとなって、ＣＰＵＩ￥１がスト
ール状態となってしまうという欠点がある。
タ上に設けられたデイツプスイッチなどにおいて人手に
よって設定しているので、Ｉ／Ｏアドレスの誤設定など
によりバスタイムアウトとなって、ＣＰＵＩ￥１がスト
ール状態となってしまうという欠点がある。
光」１グｌ煎
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、実装されたＩ／Ｏアダプタを前もって認
識することができ、Ｉ／Ｏアドレスの誤設定などによる
バスタイムアウトでＣＰＵ側がストール状態となるのを
防止することができる情報処理システムの提供を目的と
する。
されたもので、実装されたＩ／Ｏアダプタを前もって認
識することができ、Ｉ／Ｏアドレスの誤設定などによる
バスタイムアウトでＣＰＵ側がストール状態となるのを
防止することができる情報処理システムの提供を目的と
する。
ｉ匪Ω旦菖
本発明による情報処理システムは、中央処理装置により
制御されるバスインタフェースに複数のＩ／Ｏアダプタ
が接続される情報処理システムであって、前記複数のＩ
／Ｏアダプタ各々に予め保持された種別情報に対応して
アドレス情報を格納する記憶手段と、前記複数のＩ／Ｏ
アダプタ各々の種別情報により前記記憶手段から読出さ
れた前記アドレス情報と、前記複数のＩ／Ｏアダプタ各
々の実装情報とに応じて前記複数のＩ／Ｏアダプタ各々
にＩ／Ｏアドレスを設定するアドレス設定手段と、シス
テム立上げ時に前記複数のＩ／Ｏアダプタ各々から読出
された前記種別情報を一時記憶して前記アドレス設定手
段に供給し、前記設定手段により設定された前記Ｉ／Ｏ
アドレスを一時記憶して前記複数のＩ／Ｏアダプタ各々
に供給する一時記憶手段とを有することを特徴とする。
制御されるバスインタフェースに複数のＩ／Ｏアダプタ
が接続される情報処理システムであって、前記複数のＩ
／Ｏアダプタ各々に予め保持された種別情報に対応して
アドレス情報を格納する記憶手段と、前記複数のＩ／Ｏ
アダプタ各々の種別情報により前記記憶手段から読出さ
れた前記アドレス情報と、前記複数のＩ／Ｏアダプタ各
々の実装情報とに応じて前記複数のＩ／Ｏアダプタ各々
にＩ／Ｏアドレスを設定するアドレス設定手段と、シス
テム立上げ時に前記複数のＩ／Ｏアダプタ各々から読出
された前記種別情報を一時記憶して前記アドレス設定手
段に供給し、前記設定手段により設定された前記Ｉ／Ｏ
アドレスを一時記憶して前記複数のＩ／Ｏアダプタ各々
に供給する一時記憶手段とを有することを特徴とする。
尺１里
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、データバス／Ｏ０およびアドレスバス
／Ｏ１はＣＰＵＩによって制御され、Ｉ／Ｏアダプタ３
す（ｉ ＝１ 、２． ＝、 ｎ）が夫々接続されてい
る。
る０図において、データバス／Ｏ０およびアドレスバス
／Ｏ１はＣＰＵＩによって制御され、Ｉ／Ｏアダプタ３
す（ｉ ＝１ 、２． ＝、 ｎ）が夫々接続されてい
る。
バス制御部２はＣＰＵＩからバス制御データライン／Ｏ
２を介して送られてくる制御データによって機能し１、
！ダプタコードラッチ部４−ｉおよびデータバスバッフ
ァ５−１を制御する。
２を介して送られてくる制御データによって機能し１、
！ダプタコードラッチ部４−ｉおよびデータバスバッフ
ァ５−１を制御する。
メモリ６にはＩ／Ｏアダプタ３−ｉ各々のレジスタ３２
りに予め保持されたアダプタ種類別コード（以下アダプ
タコードとする）に対応したＩ／Ｏアドレス情報が格納
されている。
りに予め保持されたアダプタ種類別コード（以下アダプ
タコードとする）に対応したＩ／Ｏアドレス情報が格納
されている。
レジスタ群７はデータバス／Ｏ０およびアドレスバス／
Ｏ１に実際に接続されているＩ／Ｏアダプタ３−ｉ各々
のレジスタ３２−１に予め保持されたアダプタコードを
アダ１タ実装スロツトナンバ順に格納し、Ｉ／Ｏアダプ
タ３−ｉ各々のレジスタ３１−１に書込むべきＩ／Ｏア
ドレスをアダプタ実装スロットナンバ順に格納する。こ
こで、Ｉ／Ｏアダプタ３−１はアダプタ実装スロットナ
ンバ１〜ｎのスロットに各々接続されている。
Ｏ１に実際に接続されているＩ／Ｏアダプタ３−ｉ各々
のレジスタ３２−１に予め保持されたアダプタコードを
アダ１タ実装スロツトナンバ順に格納し、Ｉ／Ｏアダプ
タ３−ｉ各々のレジスタ３１−１に書込むべきＩ／Ｏア
ドレスをアダプタ実装スロットナンバ順に格納する。こ
こで、Ｉ／Ｏアダプタ３−１はアダプタ実装スロットナ
ンバ１〜ｎのスロットに各々接続されている。
Ｉ／Ｏアドレス設定部８はレジスタ群７にアダプタ実装
スロットナンバ順に格納されたアダプタコードによりメ
モリ６内からＩ／Ｏアドレス情報を読出し、該Ｉ／Ｏア
ドレス情報とアダプタ実装スロットナンバ順とからＩ／
Ｏアダプタ３−ｉ各々へのＩ／Ｏアドレスを設定してレ
ジスタ群７に書込む。
スロットナンバ順に格納されたアダプタコードによりメ
モリ６内からＩ／Ｏアドレス情報を読出し、該Ｉ／Ｏア
ドレス情報とアダプタ実装スロットナンバ順とからＩ／
Ｏアダプタ３−ｉ各々へのＩ／Ｏアドレスを設定してレ
ジスタ群７に書込む。
カウンタ／Ｏはアダプタコードが同一のＩ／Ｏアダプタ
３−ｉが複数枚ある場合に、該アダプタコードが同一の
ものの数をカウントする。
３−ｉが複数枚ある場合に、該アダプタコードが同一の
ものの数をカウントする。
この第１図を用いて本発明の一実施例の動作について説
明する。
明する。
システム立上げ後、ＣＰＵＩはアドレスバス／Ｏ１を介
してＩ／Ｏアダプタ３−ｉ内の制御部３３−に夫々全ア
ダプタ共通のＩ／Ｏアドレスによるリードコマンドを送
出するとともに、制御データライン／Ｏ２を介してバス
制御部２に制御データを送出する。
してＩ／Ｏアダプタ３−ｉ内の制御部３３−に夫々全ア
ダプタ共通のＩ／Ｏアドレスによるリードコマンドを送
出するとともに、制御データライン／Ｏ２を介してバス
制御部２に制御データを送出する。
Ｉ／Ｏアダプタ３−ｉ内の制御部３３−１はＣＰＵ１か
らのリードコマンドを受取ると、レジスタ３２り夫々に
予め保持されたアダプタコードをアダプタコードラッチ
部４−ｉに送出するようレジスタ３２−１を制御する。
らのリードコマンドを受取ると、レジスタ３２り夫々に
予め保持されたアダプタコードをアダプタコードラッチ
部４−ｉに送出するようレジスタ３２−１を制御する。
バス制御部２はＣＰＵＩからの制御データによりレジス
タ３２−１夫々から送出されたアダプタコードをラッチ
するようアダプタコードラ・ｙチ部４−１を制御する。
タ３２−１夫々から送出されたアダプタコードをラッチ
するようアダプタコードラ・ｙチ部４−１を制御する。
したがって、Ｉ／Ｏアダプタ３−ｉ内のレジスタ３２−
１夫々から送出されたアダプタコードがアダプタコード
ラッチ部４−ｉに同時にラッチされる。
１夫々から送出されたアダプタコードがアダプタコード
ラッチ部４−ｉに同時にラッチされる。
ＣＰＵＩはコードデータバスバッファ９を制御し、アダ
プタコードラッチ部４−ｉにラッチされたアダプタコー
ドをコードデータバスバッファ９およびデータバス／Ｏ
０を介してレジスタ群７にアダプタ実装スロットナンバ
順に格納する。
プタコードラッチ部４−ｉにラッチされたアダプタコー
ドをコードデータバスバッファ９およびデータバス／Ｏ
０を介してレジスタ群７にアダプタ実装スロットナンバ
順に格納する。
たとえば、アダプタコードラッチ部４−１にラッチされ
たアダプタコードをレジスタ７−１に格納し、アダプタ
コードラッチ部４−２にラッチされたアダプタコードを
レジスタ７−２に格納するというように、アダプタコー
ドラッチ部４哨にラッチされたアダプタコードをそのア
ダプタ実装スロットチンバ１〜ｎに対応した場所に順次
格納していく。
たアダプタコードをレジスタ７−１に格納し、アダプタ
コードラッチ部４−２にラッチされたアダプタコードを
レジスタ７−２に格納するというように、アダプタコー
ドラッチ部４哨にラッチされたアダプタコードをそのア
ダプタ実装スロットチンバ１〜ｎに対応した場所に順次
格納していく。
アダプタコードが同一のＩ／Ｏアダプタ３りが複数枚接
続されている場合には、カウンタ／Ｏにより現在格納中
のアダプタが何枚目のものかという情報がアダプタコー
ドとともにレジスタ群７に格納され、これによりアダプ
タコードが同一のものを区別している。
続されている場合には、カウンタ／Ｏにより現在格納中
のアダプタが何枚目のものかという情報がアダプタコー
ドとともにレジスタ群７に格納され、これによりアダプ
タコードが同一のものを区別している。
また、Ｉ／Ｏアダプタがスロットに実装されていない場
合には、バッファ５りとＩ／Ｏアダプタとの間のアダプ
タコードに対応するデータラインをプルアップ（Ｐｕｌ
ｌ−Ｕｐ ） しておくことにより、実装されていない
というデータをオール“Ｆ”またはオール″０″にみせ
て他のアダプタコードと区別する。
合には、バッファ５りとＩ／Ｏアダプタとの間のアダプ
タコードに対応するデータラインをプルアップ（Ｐｕｌ
ｌ−Ｕｐ ） しておくことにより、実装されていない
というデータをオール“Ｆ”またはオール″０″にみせ
て他のアダプタコードと区別する。
レジスタ群７に全てのＩ／Ｏアダプタ３−ｉのアダプタ
コードが格納されると、Ｉ／Ｏアドレス設定部８はメモ
リ６にアクセスし、レジスタ群７に格納されたアダプタ
コード夫々に対応するＩ／Ｏアドレス情報をメモリ６か
ら読出し、そのＩ／Ｏアドレス情報とアダプタ実装スロ
ットナンバ順とによりＩ／Ｏアドレスを設定し、夫々対
応するレジスタ群７内のレジスタ７りに新たに格納する
。
コードが格納されると、Ｉ／Ｏアドレス設定部８はメモ
リ６にアクセスし、レジスタ群７に格納されたアダプタ
コード夫々に対応するＩ／Ｏアドレス情報をメモリ６か
ら読出し、そのＩ／Ｏアドレス情報とアダプタ実装スロ
ットナンバ順とによりＩ／Ｏアドレスを設定し、夫々対
応するレジスタ群７内のレジスタ７りに新たに格納する
。
このとき同時に、レジスタ群７にアダプタ実装スロット
ナンバ順に格納されていたアダプタコードはメモリ６の
所定領域に移される。よって、ＣＰＵＩがメモリ６の所
定領域をアクセスすることにより実装情報を知ることが
できる。
ナンバ順に格納されていたアダプタコードはメモリ６の
所定領域に移される。よって、ＣＰＵＩがメモリ６の所
定領域をアクセスすることにより実装情報を知ることが
できる。
レジスタ群７に新たに格納されたＩ／Ｏアドレスはレジ
スタ７−１から順にＣＰＵＩに吸上げられ、実装された
Ｉ／Ｏアダプタ３−ｉを前もって認識することができる
。
スタ７−１から順にＣＰＵＩに吸上げられ、実装された
Ｉ／Ｏアダプタ３−ｉを前もって認識することができる
。
また、バス制御部２はＣＰＵＩからの制御データにより
アダプタコードラッチ部４−ｉを制御して、レジスタ群
７に格納されたＩ／Ｏアドレスをアダプタ実装スロット
ナンバ順にアダプタコードラッチ部４−１に一時ラッチ
する。
アダプタコードラッチ部４−ｉを制御して、レジスタ群
７に格納されたＩ／Ｏアドレスをアダプタ実装スロット
ナンバ順にアダプタコードラッチ部４−１に一時ラッチ
する。
レジスタ群７に格納されたＩ／Ｏアドレスが全てアダプ
タコードラッチ部４りにラッチされると、ＣＰＵＩはア
ドレスバス／Ｏ１を介してＩ／Ｏアダプタ３−ｉ内の制
御部３３−１に夫々全アダプタ共通のＩ／Ｏアドレスに
よるライトコマンドを送出するとともに、制御データラ
イン／Ｏ２を介してバス制御部２に制御データを送出す
る。
タコードラッチ部４りにラッチされると、ＣＰＵＩはア
ドレスバス／Ｏ１を介してＩ／Ｏアダプタ３−ｉ内の制
御部３３−１に夫々全アダプタ共通のＩ／Ｏアドレスに
よるライトコマンドを送出するとともに、制御データラ
イン／Ｏ２を介してバス制御部２に制御データを送出す
る。
バス制御部２はＣＰＵＩからの制御データによりアダプ
タコードラッチ部４−ｉに夫々−時ラッチされたＩ／Ｏ
アドレスをレジスタ３１−１に送出するようアダプタコ
ードラッチ部４−ｉを制御する。
タコードラッチ部４−ｉに夫々−時ラッチされたＩ／Ｏ
アドレスをレジスタ３１−１に送出するようアダプタコ
ードラッチ部４−ｉを制御する。
Ｉ／Ｏアダプタ３−ｉ内の制御部３３−１はＣＰＵ１か
らのライトコマンドを受取ると、アダプタコードラッチ
部４−ｉ夫々から送出されるＩ／Ｏアドレスをレジスタ
３１−１に取込むようレジスタ３１−１を制御する。
らのライトコマンドを受取ると、アダプタコードラッチ
部４−ｉ夫々から送出されるＩ／Ｏアドレスをレジスタ
３１−１に取込むようレジスタ３１−１を制御する。
したがって、Ｉ／Ｏアダプタ３−ｉ内のレジスタ３１−
１には夫々アダプタコードラッチ部４−ｉに一時ラッチ
されたＩ／Ｏアドレスが同時に書込まれる。
１には夫々アダプタコードラッチ部４−ｉに一時ラッチ
されたＩ／Ｏアドレスが同時に書込まれる。
ただし、ｃｐｕｔからＩ／Ｏアダプタ３−ｉ内の制御部
３３−１への全アダプタ共通のＩ／Ｏアドレスによるコ
マンドは特別なものであり、このコマンドに対するＩ／
Ｏアダプタ３−ｉ内の制御部３３−１からの応答確認信
号は無視されるので、Ｉ／Ｏアダプタが接続されていな
いスロットからコマンドに対する応答確認信号がない場
合でも、バスタイムアウトは生じない。
３３−１への全アダプタ共通のＩ／Ｏアドレスによるコ
マンドは特別なものであり、このコマンドに対するＩ／
Ｏアダプタ３−ｉ内の制御部３３−１からの応答確認信
号は無視されるので、Ｉ／Ｏアダプタが接続されていな
いスロットからコマンドに対する応答確認信号がない場
合でも、バスタイムアウトは生じない。
上述のようにすることによって、ｃｐｕｔにおいて実装
アダプタ情報の認識が確実に行われ、Ｉ／Ｏアダプタ３
−ｉ夫々におけるＩ／Ｏアドレスの誤設定などがなくな
る。よって、バスタイムアウトなどのエラーの発生によ
ってＣＰＵＩがストール状態となることはない。
アダプタ情報の認識が確実に行われ、Ｉ／Ｏアダプタ３
−ｉ夫々におけるＩ／Ｏアドレスの誤設定などがなくな
る。よって、バスタイムアウトなどのエラーの発生によ
ってＣＰＵＩがストール状態となることはない。
このように、Ｉ／Ｏアダプタ３−ｉ内のレジスタ３２−
１に夫々格納されたアダプタコードをアダプタコードラ
ッチ部４りを介してレジスタ群７にアダプタ実装スロッ
トナンバ順に格納し、このレジスタ群７に格納されたア
ダプタコードによりメモリ６から読出されたＩ／Ｏアド
レス情報と、アダプタ実装スロットナンバ順とからＩ／
Ｏアダプタ３−ｉ各々へのＩ／ＯアドレスをＩ／Ｏアド
レス設定部８で設定してレジスタ群７およびアダプタコ
ードラッチ部４−ｉを介してＩ／Ｏアダプタ３−ｉ内の
レジスタ３１−１各々に書込むようにすることによって
、実装されたＩ／Ｏアダプタ３りをＣＰＵ１において前
もって認識することができ、Ｉ／Ｏアドレスの誤設定な
どによるバスタイムアウトでＣＰＵＩがストール状態に
なるという障害を防止することができる。
１に夫々格納されたアダプタコードをアダプタコードラ
ッチ部４りを介してレジスタ群７にアダプタ実装スロッ
トナンバ順に格納し、このレジスタ群７に格納されたア
ダプタコードによりメモリ６から読出されたＩ／Ｏアド
レス情報と、アダプタ実装スロットナンバ順とからＩ／
Ｏアダプタ３−ｉ各々へのＩ／ＯアドレスをＩ／Ｏアド
レス設定部８で設定してレジスタ群７およびアダプタコ
ードラッチ部４−ｉを介してＩ／Ｏアダプタ３−ｉ内の
レジスタ３１−１各々に書込むようにすることによって
、実装されたＩ／Ｏアダプタ３りをＣＰＵ１において前
もって認識することができ、Ｉ／Ｏアドレスの誤設定な
どによるバスタイムアウトでＣＰＵＩがストール状態に
なるという障害を防止することができる。
几匪Ａ力Ｊ
以上説明したように本発明によれば、システム立上げ時
に複数のＩ／Ｏアダプタ各々から読出された種別情報に
よって記憶手段から読出されたアドレス情報と、複数の
Ｉ／Ｏアダプタ各々の実装情報とに応じてＩ／Ｏアドレ
スを設定し、該Ｉ／Ｏアドレスを複数のＩ／Ｏアダプタ
各々に供給するようにすることによって、実装されたＩ
／Ｏアダプタを前もって認識することができ、Ｉ／Ｏア
ドレスの誤設定などによるバスタイムアウトでＣＰＵ側
がストール状態となるのを防止することができるという
効果がある。
に複数のＩ／Ｏアダプタ各々から読出された種別情報に
よって記憶手段から読出されたアドレス情報と、複数の
Ｉ／Ｏアダプタ各々の実装情報とに応じてＩ／Ｏアドレ
スを設定し、該Ｉ／Ｏアドレスを複数のＩ／Ｏアダプタ
各々に供給するようにすることによって、実装されたＩ
／Ｏアダプタを前もって認識することができ、Ｉ／Ｏア
ドレスの誤設定などによるバスタイムアウトでＣＰＵ側
がストール状態となるのを防止することができるという
効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・バス制御部 ３−４〜３−ｎ・・・・・・Ｉ／Ｏアダプタ４−１〜４
−ｎ・・・・・・アダプタコードラッチ部６・・・・・
・メモリ ７・・・・・・レジスタ群 ８・・・・・・Ｉ／Ｏアドレス設定部 ／Ｏ・・・・・・カウンタ ３１−１〜３ １−ｎ。 ３２−１〜３２−ｎ・・・・・・レジスタ／Ｏ０・・・
・・・データバス ／Ｏ１・・・・・・アドレスバス
る。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・バス制御部 ３−４〜３−ｎ・・・・・・Ｉ／Ｏアダプタ４−１〜４
−ｎ・・・・・・アダプタコードラッチ部６・・・・・
・メモリ ７・・・・・・レジスタ群 ８・・・・・・Ｉ／Ｏアドレス設定部 ／Ｏ・・・・・・カウンタ ３１−１〜３ １−ｎ。 ３２−１〜３２−ｎ・・・・・・レジスタ／Ｏ０・・・
・・・データバス ／Ｏ１・・・・・・アドレスバス
Claims (1)
- （１）中央処理装置により制御されるバスインタフェー
スに複数のＩ／Ｏアダプタが接続される情報処理システ
ムであって、前記複数のＩ／Ｏアダプタ各々に予め保持
された種別情報に対応してアドレス情報を格納する記憶
手段と、前記複数のＩ／Ｏアダプタ各々の種別情報によ
り前記記憶手段から読出された前記アドレス情報と、前
記複数のＩ／Ｏアダプタ各々の実装情報とに応じて前記
複数のＩ／Ｏアダプタ各々にＩ／Ｏアドレスを設定する
アドレス設定手段と、システム立上げ時に前記複数のＩ
／Ｏアダプタ各々から読出された前記種別情報を一時記
憶して前記アドレス設定手段に供給し、前記設定手段に
より設定された前記Ｉ／Ｏアドレスを一時記憶して前記
複数のＩ／Ｏアダプタ各々に供給する一時記憶手段とを
有することを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229089A JPH02220160A (ja) | 1989-02-22 | 1989-02-22 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229089A JPH02220160A (ja) | 1989-02-22 | 1989-02-22 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220160A true JPH02220160A (ja) | 1990-09-03 |
Family
ID=12631912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229089A Pending JPH02220160A (ja) | 1989-02-22 | 1989-02-22 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009090730A1 (ja) * | 2008-01-15 | 2009-07-23 | Fujitsu Limited | 入出力装置を接続確認する情報処理システム |
-
1989
- 1989-02-22 JP JP4229089A patent/JPH02220160A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009090730A1 (ja) * | 2008-01-15 | 2009-07-23 | Fujitsu Limited | 入出力装置を接続確認する情報処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4423480A (en) | Buffered peripheral system with priority queue and preparation for signal transfer in overlapped operations | |
| US5828820A (en) | Mirror disk control method and mirror disk device | |
| EP0333593B1 (en) | A data processing system capable of fault diagnosis | |
| US5712967A (en) | Method and system for graceful recovery from a fault in peripheral devices using a variety of bus structures | |
| EP0057275B1 (en) | Digital data storage system | |
| JPH09330106A (ja) | バックアップ機能付制御システム | |
| JP2002543521A (ja) | 自動的にモジュールをコンピュータシステムに再び組み込む方法および装置 | |
| JPH02220160A (ja) | 情報処理システム | |
| US5968184A (en) | Maintenance command structure and execution | |
| US4882672A (en) | System for initialization of channel controllers utilizing address pointers calculated from multiplying sizes of data fields with device numbers | |
| US6665830B2 (en) | System and method for building a checksum | |
| JPS6095663A (ja) | ２重化磁気デイスク装置の自動切換装置 | |
| JPH0520107A (ja) | 二重化制御装置 | |
| JPH08153017A (ja) | ポート接続確認方法 | |
| JP2000187621A (ja) | Ｓｃｓｉ制御装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPH0713874A (ja) | 多重化記憶システム | |
| JPS61123950A (ja) | メモリアクセス制御方式 | |
| JPH0296853A (ja) | 保有主記憶容量のチェック方式 | |
| JPS5935455B2 (ja) | セイギヨソウチ | |
| JPH02212957A (ja) | 構成情報制御方式 | |
| JPS6043549B2 (ja) | デ−タ転送制御方式 | |
| JPS62182952A (ja) | 磁気デイスク制御装置 | |
| JPH04245524A (ja) | 入出力制御装置 | |
| JPH0137769B2 (ja) |